基于VHDL语言设计数字频率计

文中运用VHDL语言，采用Top To Down的方法。实现8位数字频率计，并利用Isp Expert集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中。经实际电路测试，该系统系统性能可靠．     

基于VHDL语言的数字频率计的设计

文章介绍了用EDA技术作为开发手段，实现数字频率计的设计。系统基于VHDL语言，以CPLD为核心，具有体积小、可靠性高、灵活性强等特点。     

一种基于VHDL语言数字频率计的设计与实现

本文采用VHDL语言，运用自顶向下(Top To Down)的方法，使用Isp Expert集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，设计并实现了8位数字频率计。     

基于VHDL语言的数字频率计的设计

文章采用自顶向下的设计方法,用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程,用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真,在FPGA上采用高频测频、低频测周、中间十分频转换的方法,初步设计出体积较小,性能更可靠的数字频率计。经过电路仿真和硬件测试验证了设计的正确性。     

数字频率计的VHDL程序设计

介绍了VHDL语言在数字频率计中的具体应用,给出了仿真波形,说明了实现电子电路的自动化设计（EDA）过程和EDA技术在现代数字系统的重要地位及作用。     

基于FPGA芯片的数字频率计设计

介绍了一种利用EDA技术设计的数字频率计。目前流行的EDA软件平台是美国Altera公司的Max＋P1usⅡ可编程逻辑器件开发系统。本文采用自顶向下的设计方法，对数字频率计的核心——十进制计数器和测频控制信号发生器进行设计，其特点是将数字频率计的电路集成在一块大规模可编程逻辑器件（FPGA）芯片上。该方法改变了以往数字电路小规模多器件组合的设计，而且设计周期短，内部电路模块具有可移植等特点。与用其他方法做成的频率计相比，其体积更小、性能更可靠。     

基于VHDL语言的宽量程数字频率计的设计

本文基于VHDL语言,提出了一种宽量程数字频率计的设计方法.该方法运用自顶向下设计思想,以QuartusⅡ为开发平台,通过VHDL语言构建了分频模块、计数换档模块、锁存模块和总控模块.最后,通过了编译并进行多次仿真,其结果证明了所设计的程序能够实现0到1GHz信号频率的测量并自动切换量程的功能,实现了电子电路设计的自动...     

基于VHDL的数字频率计的设计与实现

介绍一种基于VHDL的采用自顶而下(up to bottom)设计方法实现的数字频率计。该设计方法与传统的设计方法相比，具有外围电路简单，程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真来预知设计方案的可行性，便于及时的调整设计方案，避免了传统方法中到项目开发的后期才发现方案不妥，从而造成人力、物力的浪费。同时，在本设计中用到的CPLD器件运行稳定可靠，可反复擦写，便于系统的维护与更新。     

基于VHDL语言的数字时钟设计

介绍了VHDL语言的特点及优势,表明了EDA技术的先进性,采用自上而下的设计思路,运用分模块的设计方法设计了数字时钟系统,并在QuartusⅡ环境下进行编译和仿真,完成了24 h计时和辅助功能设计,证明了方案的可行性,体现出了"硬件设计软件化"的新趋势。     

基于EDA的数字频率计电路设计

数字频率计是一种基本的测量仪器,被广泛应用于电子、测控等领域。本文主要采用EDA工具作为开发手段,使用vHDL语言设计实现一种84A数字频率计系统：首先介绍了该数字频率计系统的总体电路构成,包括控制模块、计数模块、锁存模块和显示模块,然后用vHDL语言实现各个模块,最后在MAX＋PLUSII软件中对所设计的数字频率计进行波形仿真实验。实验结果验证了设计的正确性。     

基于EDA技术的数字频率计的设计

选用Altera公司的可编程逻辑器件EPF10K10LC84-4作为硬件电路.依据EDA技术的设计思想,运用VHDL硬件描述语言和Max+PlusⅡ软件,针对数字频率计的工作原理,对其各个部分进行编程.该设计结构清晰,避免了用原理图设计引起的毛刺现象.实验证明,该设计具有一定的可行性和参考价值.     

数字频率计的设计与实现

数字频率计属于时序电路,它主要由具有记忆功能的触发器构成.数字频率计是一种基本的仪器,本论文介绍了一种数字频率计的设计原理,并用十进制数字显示,它具有精度高,测量迅速,读数方便等优点.本文设计了实现的简单易制的数字频率计,主要由分频器、整形电路、控制电路、延时电路、计数译码及显示电路构成.     

基于FPGA的数字频率计的设计

用硬件描述语言VHDL对频率计系统进行设计,此程序在EDA软件平台Max+plus Ⅱ上编译仿真后,制作出其硬件电路板,再将程序下载到FPGA模块中实现.硬件设计中只需一个下载芯片EP2C5,剩余皆是输入输出部分.包括时钟和数码管驱动以及发光二极管,大大地简化了电路结构的复杂性,又提高了电路的稳定性.     

基于DSP的简易数字频率计

采用TMS320F2812 DSP芯片为控制单元,在无需任何门控器件控制的情况下,利用DSP 2812丰富的软件资源实现了等精度测量.根据每个门闸时间内高频标准脉冲的个数与已知被测信号的个数,求得被测信号频率,再通过多次平均得到最终结果.     

CPLD在数字频率计设计中的应用

文章论述了基于单片机和CPLD的等精度数字频率计的设计方法,等精度的测量方法具有较高的测量精度和整个频率区域保持恒定测试精度的特点。该频率计利用单片机完成整个测量电路的数据处理、测试控制和显示输出,利用CPLD来实现频率、周期、脉宽和占空比的测量计数。本频率计包括硬件电路和软件编程两部分,硬件电路主要包括电源模块、输入信号整形模块、键控制模块、显示模块、单片机和CPLD模块。CPLD采用vHDL硬件描述语言,单片机采用C语言编程。     

基于FPGA的数字频率计的设计和实现

现场可编程门阵列的出现给现代电子设计带来了极大的方便和灵活性，使复杂的数字电子系统设计变为芯片级设计，同时还可以很方便地对设计进行在线修改。本文以设计一个四位显示的十进制数字频率计为例，介绍了在一片FPGA芯片上实现多住数字频率计的设计方法和实现步骤，并且给出了仿真结果。在设计中，所有频段均采用直接测频法对信号频率进行测量，克服了逼近式换挡速度慢的缺点。所设计的电路通过硬件仿真，下载到目标器件上运行，能够满足实际测量频率的要求。