薄栅氧高压CMOS器件研制

研制了与0.5μm标准CMOS工艺完全兼容的薄栅氧高压CMOS器件.提出了具体的工艺制作流程-在标准工艺的基础上添加两次光刻和四次离子注入工程,并成功进行了流片试验.测试结果显示,高压NMOS耐压达到98V,高压PMOS耐压达到-66V.此结构的高压CMOS器件适用于耐压要求小于60V的驱动电路.     

兼容标准CMOS工艺的高压器件设计与模拟

在Synopsys TCAD软件环境下,模拟实现了与0 .5 μm标准CMOS工艺兼容的高压CMOS器件,其中NMOS耐压达到10 8V,PMOS耐压达到- 6 9V.在标准CMOS工艺的基础上添加三块掩膜版和五次离子注入即可完成高压CMOS器件,从而实现高、低压CMOS器件的集成.此高压兼容工艺适用于制作带高压接口的复杂信号处理电路.     

兼容标准CMOS工艺的高压器件设计与模拟

在Synopsys TCAD软件环境下,模拟实现了与0.5μm标准CMOS工艺兼容的高压CMOS器件,其中NMOS耐压达到108V,PMOS耐压达到-69V.在标准CMOS工艺的基础上添加三块掩膜版和五次离子注入即可完成高压CMOS器件,从而实现高、低压CMOS器件的集成.此高压兼容工艺适用于制作带高压接口的复杂信号处理电路.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

基于0.5 μm CMOS集成电路高低压兼容技术研究

将高压MOSFETs器件集成到低压CMOS数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压NMOS、PMOS器件制作在商用3.3V/5V 0.5μmN-阱CMOS工艺中,没有增加任何工艺步骤,也没有较复杂BiCMOS工艺中用到的P-阱、P+、N+埋层,使用了PT注入。通过对设计结构的PCM测试,可以得到高压大电流的NMOS管BVdssn>23V～25V,P管击穿BVdssp>19V。同时,文章也提供了高压器件的设计思路和结果描述。     

与常规CMOS工艺兼容的高压PMOS器件设计与应用

采用常规P阱CMOS工艺,实现了与CMOS工艺兼容的高压PMOS器件。制作的器件,其击穿电压为55 V,阈值电压0.92 V,驱动电流25 mA。对所设计的CMOS兼容高压PMOS器件的制造工艺、器件结构和测试等方面进行了阐述。该器件已成功应用于VFD平板显示系列电路。     

CMOS峰值检测电路

采用差动运算放大器加电流镜的方法,设计了一种CMOS峰值检测电路,包括峰值电压检测及输入信号过峰时刻甄别两部分.该电路设计基于0.5μm CMOS工艺,实现对峰值电压范围为0～5V,脉冲宽度1～5μs的准高斯信号的精确检测,误差小于6mV。另外,改进了过峰时刻甄别电路,采用了先微分再过零比较的办法,避免了一个准高斯信号输出多个峰值电压.     

双栅氧CMOS工艺研究

双栅氧工艺(dual gate oxide)在高压CMOS流程中得到了广泛的应用,此项工艺可以把薄栅氧器件和厚栅氧器件集成在同一个芯片上.文章介绍了常用的两种双栅氧工艺步骤并分析了它们的优劣.在此基础上,提出了一种实现双栅氧工艺的方法.     

35V高压CMOS集成电路的设计

随着高压电路的广泛应用，高低压兼容电路的设计变得越来越重要。本文以VFD电路高压输出级部分的设计为例，对高压CMOS电路的设计，从工作原理、结构设计等多方面进行阐述。     

薄栅CMOS的可靠性模型

介绍了两种与栅氧化层失效有关的模型以及用于估计芯片寿命的热阻模型.随着晶体管特征尺寸的减小,现有的栅失效模型不能提供准确的计算和预测,因此提出了新的适用于小尺寸晶体管的栅失效模型.同时提出了用于评价芯片寿命的热阻和结温的估计模型.     

薄栅CMOS的可靠性模型

介绍了两种与栅氧化层失效有关的模型以及用于估计芯片寿命的热阻模型.随着晶体管特征尺寸的减小,现有的栅失效模型不能提供准确的计算和预测,因此提出了新的适用于小尺寸晶体管的栅失效模型.同时提出了用于评价芯片寿命的热阻和结温的估计模型.     

薄栅CMOS的可靠性模型

介绍了两种与栅氧化层失效有关的模型以及用于估计芯片寿命的热阻模型. 随着晶体管特征尺寸的减小，现有的栅失效模型不能提供准确的计算和预测，因此提出了新的适用于小尺寸晶体管的栅失效模型. 同时提出了用于评价芯片寿命的热阻和结温的估计模型.     

薄栅氧化层击穿特性的实验研究

在恒流应力条件下测试了薄栅氧化层的击穿特性,研究了ＴＤＤＢ的击穿机理,讨论了栅氧化层面积对击穿特性的影响．对相关击穿电荷ＱＢＤ进行了实验测试和分析,研究结果表明：相关击穿电荷ＱＢＤ除了与氧化层质量有关外,还与应力电流密度以及栅氧化层面积强相关．得出了ＱＢＤ的解析表达式,并且对相关参数进行了研究     

薄栅氧化层击穿特性的实验研究

在恒流应力条件下测试了薄栅氧化层的击穿特性,研究了TDDB的击穿机理,讨论了栅氧化层面积对击穿特性的影响.对相关击穿电荷QBD进行了实验测试和分析,研究结果表明：相关击穿电荷QBD除了与氧化层质量有关外,还与应力电流密度以及栅氧化层面积强相关.得出了QBD的解析表达式,并且对相关参数进行了研究.     

等离子体工艺引起的MOSFET栅氧化层损伤

在深亚微米 MOS集成电路制造中 ,等离子体工艺已经成为主流工艺。而等离子体工艺引起的栅氧化层损伤也已经成为限制 MOS器件成品率和长期可靠性的一个重要因素。文中主要讨论了等离子体工艺引起的充电损伤、边缘损伤和表面不平坦引起的电子遮蔽效应的主要机理 ,并在此基础上讨论了减小等离子体损伤的有效方法。     

氧化硅薄膜的制备和性质研究

在室温条件下,采用反应磁控溅射方法,在硅衬底上制备氧化硅薄膜.研究了制备过程中不同氧气含量时氧化硅薄膜的生长速率、薄膜中的O/Si原子比例、表面粗糙度、薄膜的介电性能.发现薄膜的生长速率和介电常数随溅射时氧气含量的增加先增大后减小;薄膜中的O/Si原子比例随氧气含量的增加先增大,后来变化不明显,且很难达到或超过理想比例(2∶1);薄膜的粗糙度随氧气含量的增加先减小,后来基本保持不变.     

先进CMOS工艺栅极氧化膜的硅片级可靠性评价

可靠性评价的结果可直接关系到一个工艺是否能投入实际生产,也可反应出工艺中存在的问题.随着工艺更新速度的加快,硅片级可靠性(WLR)测试应运而生,其核心任务就是快速有效地评价工艺的可靠性,并对工艺进行监控.本文介绍了CMOS器件栅极氧化膜的硅片级可靠性快速评价方法以及失效机理,并给出了0.18μm CMOS工艺硅片级可靠性评价的最新研究亮点.