基于SCR的ESD保护电路防闩锁设计

SCR器件作为目前单位面积效率最高的ESD保护器件,被广泛研究并应用到实际电路中.SCR所具有的低保持电压特性可以带来很高的ESD性能,但同时也会导致闩锁.文章从提高保持电压和触发电流这两方面入手,研究在实际电路应用中如何防止ESD保护电路发生闩锁.     

CMOS IC抗闩锁能力的提高及闩锁能力的恒定

本文提出CMOS IC闩锁模式,较为详细地讨论了出现闩锁现象的整个过程,并以此提出改进方法以及如何恒定CMOS IC的抗闩锁能力,其结论为:注入电流在30～50mA以上时,CMOS电路一般不会出现闩锁现象.     

CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

基于多级电源系统中闩锁的研究

对在多级电源系统可靠性设计中遇到的几个关于闩锁的问题进行了研究,针对闩锁产生的原因进行分析,并提出解决方法。     

提高CMOS电路抗闩锁能力的阱源结构设计

提出了一种较好的抗闩锁CMOS结构——阶源结构.对阶源结构和常规结构的CMOS反相器进行了电触发闩锁特性和激光器辐照实验研究,就实验结果进行了分析讨论.     

深槽对0.35 μm CMOS管抗闩锁性能的影响研究

相比于P+衬底CMOS工艺,P-衬底0.35 μm BiCMOS工艺中CMOS管的抗闩锁性能更差。为了提高CMOS管的抗闩锁性能,利用光触发方式,基于Medici器件,仿真研究了BiCMOS工艺中深槽对CMOS管闩锁性能的影响。结果表明,深槽可以提高CMOS管的抗闩锁性能。在光触发脉冲宽度为50 ns,深槽深度为3、5、7 μm时,深槽BiCMOS工艺中CMOS管的闩锁触发电流分别是无深槽BiCMOS工艺中CMOS管的3.13,6.88,11.12倍。     

CMOS ESD保护电路的双向闩锁失效

现已发现两条输入保护电路之间出现新的闩锁失效模式。这种双向闩锁不同于传统闩锁模式,它可在辐射或电脉冲瞬变期间、在电源插销与地线插销之间产生低电阻。在双向闩锁情况下,如果电源经受峰值电压,两个输入锁之间就会形成两条低电阻通路,还会出现接通状态。在CMOS VLSI电路中,两端交流开关闩锁通路并不总是存在于每条输入保护电路中,它只有在p和n沟道MOS FET构成栅控二极管的输入ESD保护电路中才会出现。在这种电路结构中,这两个输入插销之间有一个典型双向p—n—p—n二极管。它具有对称正反方向SCR特性。在温湿偏压试验(THB)期间,通常在两条输入保护电路之间观测到突发性电过应力(EOS)失效。这种失效与正常THB加速应力的失效机理无关,但它类似于两个输入ESD保护插销之间的SCR闩锁烧毁。这个二端交流开关闩锁结构能产生导致器件失效的局部SCR闩锁。这种双向闩锁可用光电发射显微镜在输入保护栅控二极管上定位。     

基于MEDICI的CMOS反相器SEL特性分析

文章利用计算机模拟的方法分析了不同衬底CMOS反相器的单粒子闩锁（SEL）特性,分别对不同衬底CMOS反相器在电极分布和输出不同的情况下进行了研究,首先在不同电极分布时．通过电闩锁对器件进行模拟．得出不同电极分布时器件的维持电压,然后进行SEL模拟．根据模拟结果,我们发现在维持电压最小的电极分布情况下,粒子入射到阱-衬底结时,输出低电平时,器件产生闩锁后N衬底器件比P衬底器件闩锁电流大．输出高电平时．器件产生闩锁后P村底器件比N衬底器件的闩锁电流大。通过对不同衬底器件SEL阈值的测试,我们得到N村底器件比P衬底器件对SEL敏感．器件输出高电平时比输出低电平对SEL略敏感。     

不同γ脉冲宽度下CMOS电路闩锁阈值的数值模拟

采用MEDICI软件,用电流注入和X射线辐照两种方法,对瞬态辐照引起的CMOS电路的闩锁特性进行模拟,研究了闩锁阈值与脉冲宽度的关系;将计算结果与实验测量结果进行比较,结果表明:随着脉冲宽度的增加,辐射损伤的剂量率阈值随之降低,而辐射损伤的总剂量阈值随之增加,CMOS电路的剂量率闩锁阈值与脉冲宽度的倒数成正比.     

一种数模转换器的动态闩锁试验方法

CMOS器件结构会引起闩锁效应,国内外目前有相关标准来检测集成电路的抗闩锁能力,但大部分集成电路的闩锁试验都是在电路静态工作下进行试验。该论文根据相关试验标准,结合典型集成电路动态工作情况,研究集成电路的动态闩锁能力。     

高阻衬底集成电路抗闩锁效应研究

研究用增加多子保护环的方法抑制功率集成电路的闩锁效应,首次给出环距、环宽设计与寄生闩锁触发阈值的数量关系,并比较了不同结深的工序作为多子环的效果.对于确定的设计规则.还比较了不同电阻率衬底材料的CMOS单元中的闩锁效应,结果表明合理设计可以有效地改善高阻衬底的寄生闩锁效应,仿真结果验证了正确性.     

The influence of an LIGBT on CMOS latch up in power integrated circuit

The latch up characteristics of a CMOS adjacent to a high voltage lateral insulated gate bipolar transistor (LIGBT) have been experimentally investigated. While it has been found that the holding voltage and holding current of the CMOS do not strongly depend on the power device operation, the triggering voltage has been found to be critical to the power device operation.<>     

应用于ESD防护电路的抗噪声LVTSCR组件研究

应用于ESD防护的低压触发SCR组件,当受到电路噪声干扰时,极易造成SCR组件的误导通,进而影响到电路的正常功能,严重时可以产生持续的闩锁效应,造成SCR组件烧毁。通过改进SCR的结构,提高该SCR组件的触发电流,或者提高该SCR组件的保持电压,使其抗噪声干扰能力大大增强。另外,文中对触发电流与温度的关系、保持电压与N+区宽度的关系也做了分析。     

自保护MOS栅晶闸管

本文报告一种叫做自保护MOS栅晶闸管的新器件.这种器件无寄生闩锁效应,并在较高阳极电压下展现出电流下降而不是饱和或上升的特性.因此,这种新器件具有令人满意的正偏安全工作区.器件的保护点由用户外接输入电阻自行调节,极大增加了使用的灵活性.此外,器件保护点电流和电压的温度系数均为负,这种特性使器件在高温工作时可更好地起自保护作用.     

H型栅SOIMOS作为静电保护器件的维持电压的研究(英文)

对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电阻与维持电压之间的关系。     

空穴注入控制型LIGBT的研究

本文提出空穴注入控制型横向绝缘栅双极晶体管(CI-LIGBT),可有效控制高压下阳极区空穴注入,提高器件的抗闩锁性能.数值模拟与实验表明,通过对阳极区结深、反偏p⁺n+结击穿电压和取样电阻的优化,可实现其导通压降与抗闩锁性能的折衷.     

输出对CMOS反相器SEL特性的影响评估

文中通过计算机模拟的方法分析了器件在不同输出电平时,CMOS反相器单粒子闩锁（SEL）特性的变化。通过对器件输出电平不同时,不同衬底的CMOS反相器进行仿真研究,我们得出,P衬底器件输出为高电平时比输出为低电平时得到的闩锁电流大,而N衬底器件在输出不同时,得到的闩锁电流大小相近。对于同种衬底的器件在输出不同时对SEL的敏感性几乎相同。在深亚微米的器件中,输出对器件SEL特性的影响均较大,需要在研究器件SEL特性时把其考虑在内。     

空穴注入控制型横向绝缘栅双极晶体管

提出了空穴注入控制型横向绝缘栅双极晶体管（ＣＩ－ＬＩＧＢＴ）,它可以有效地控制高压下阳极区穴穴注入,提高器件的闭锁电压。通过对阳极区反偏ｐ＾＋ｎ＾＋结 穿电压ＢＶＺ、取样电阻ＲＡ和阳极区结深的优化,提高了ＣＩ－ＬＩＧＢＴ的抗闭锁能力,降低了其导通压卫,并获得了初步实验结果。     

Bias dependence of TID induced single transistor latch for 0.13 μm partially depleted SOI input/output NMOSFETs

In this work, single transistor latch effects induced by total dose irradiation for 0.13 μm partially depleted silicon-on-insulator (PDSOI) n-type metal-oxide-semiconductor field effect transistors (NMOSFETs) were investigated. The front gate transfer characteristics under different bias configurations with forward and reverse gate voltage sweep are characterized to evaluate the latch phenomenon. The results indicate that transmission–gate (TG) bias is the worst case bias for total dose induced latch, and the onset drain voltage required for latchup degrades as the irradiation level increased. Experiments and 2D simulations are performed to analyze the positive trapped charge in the buried oxide (BOX) and its impact on the latch effect. It is demonstrated that the irradiation can enhance the impact ionization and thereby make the device more sensitive to latchup, especially at negative gate voltage. Moreover, the radiation induced coupling effect between the front gate and back gate can make the PDSOI devices in our experiments behave like the fully depleted (FD) ones.     

栅极触发PDSOI CMOS闩锁效应研究

测试了不同静态栅极触发电压(输入电压)下诱发CMOS闩锁效应需要的电源电压和输出电压(即将闩锁时的输出电压),发现静态栅极触发CMOS闩锁效应存在触发电流限制和维持电压限制两种闩锁触发限制模式,并且此栅极触发电压.输出电压曲线是动态栅极触发CMOS闩锁效应敏感区域与非敏感区域的分界线.通过改变输出端负载电容,测试出了不同电源电压下CMOS闩锁效应需要的栅极触发电压临界下降沿,并拟合出了0 pF负载电容时的临界下降沿,最终得出了PDSOI CMOS电路存在的CMOS闩锁效应很难通过电学方法测试出来的结论.