一种改进的CAVLC分组解码优化算法

CAVLC（基于上下文的自适应变长编码）由于码字的长度不固定,其解码器的设计往往是整个视频解码器的难点之一。文中对H．264熵解码模块进行了研究,利用分组优化查表思想,在分析了CAVLC码表特征后,提出了一种将CAVLC码字分为前缀和后缀两部分,根据前缀分组,利用后缀信息查表得到对应比特串的分组解码优化方法。结果表明,所提出的CAVLC分组解码优化算法在节省存储空间和提高解码速度方面具有优异的性能。     

基于码头分组的H.264变长解码算法优化

H.264标准在编解码模块定义了一种基于内容的变长编码(CAVLC),对于实时处理来说,若该部分计算量过大,将影响整个系统的处理速度。对H.264熵解码模块进行了研究,在分析了CAVLC码表特征后,利用分组优化查表思想,提出了码头分组的快速变长熵解码方法。结果表明该方法使得H.264解码器在熵解码模块质量没有下降的情况下,速度提高了4倍以上。     

基于码头分组的CAVLC解码算法优化

H.264的变长编码(CAVLC)针对不同的编码系数采用多组码表分别进行编码,在提高熵编码效率的同时增加了解码算法的复杂度.本文在分析R.Hashemian定长分组多级查找表解码方法的基础上,结合码表的结构特点和统计规律,提出了一种基于码头分组的CAVLC解码优化算法.结果表明,基于码头分组的CAVLC解码优化方法解码速度优于R.Hashemian法,同时节省了24.7%的存储空间.     

用于AVS和H.264可变长解码器的设计与实现

可变长解码广泛用于各种视频压缩标准中。本文提出了一种适用于AVS和H．264两种标准的可变长解码器。由于支持两个标准并且为了节省硬件，该结构采用模块的复用。采用桶型移位器，实现并行解码，提高解码速度。对解析AVS和CAVLC的码流进行了周期的分析，证实该设计能够实现实时的高清解码。本设计通过了FPGA验证。     

H.264中CAVLC解码算法的改进

对H.264中CAVLC解码算法进行了研究,提出了一种改进的CAVLC变长表格查找算法.先根据码字前缀中0的个数将变长的二维表格分解成两个表,再分别转换为哈夫曼树,大大提高了查找速度.     

H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

基于变步长分组的H.264系数码表优化

H.264标准采用内容自适应变长编码CAVLC,针对不同的编码系数采用多组码表分别进行编码,在提高熵编码效率的同时,结构各异的码表使解码算法的复杂度过高.本文通过分析码表的结构特点和码字查找的统计规律,提出了一种基于变步长分组的系数码表优化方法,将遍历二叉树的全搜索过程简化为分级逐层查找.实验结果表明,本文给出的快速CAVLC解码算法与原有解码算法相比,可以提高解码速度达3倍以上,且编码码率越高,算法的优化性能越好.     

H．264解码器中CAVLC码表查找算法的分析与优化

针对H.264解码器的参考模型JM对CAVLC算法的查表部分进行分析,并提出了改进的算法.其中提出了三种改进的算法,分别为分组子表法、二叉树法和二又树子表混合法.通过上述三种方法的优化,使查表过程中可以避免对这个码表进行查找,节省了查表时间,提高了查表速度.     

增值业务监测系统LE接口协议监测方案研究

在深入分析LE接口协议及信令流程的基础上,通过研究学习XML文档的结构特点,提出了一种针对该信令消息的解码方案。并针对目前CDR合成中存在合成效率低的不足,提出采用一种改进哈希查找效率的处理哈希冲突方法,平均遍历时间复杂度由O(n)改进为O(lgn)方案合成CDR。该方案经电信增值业务监测系统应用测试,能够显著提高CDR合成效率。     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

Design of High‐Speed CAVLC Decoder Architecture for H.264/AVC

In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock.     

一种基于缩减伴随式集的QC-LDPC码级联译码算法

该文在研究缩减伴随式集译码(RLSD)算法和规则QC-LDPC码字结构的基础上,提出了一种新的针对中短QC-LDPC码的BP-RLSD级联译码算法。BP算法译码失败时的软输出对数信息,作为RLSD算法的输入。根据QC-LDPC码所具有的循环置换结构,给出一种根据伴随式的重量来确定候选错误模式搜索空间的算法,同时给出一种查表方法快速搜索出部分错误位置。结合接收序列的低可信度集合(LRIPs),可以实现最大似然(ML)码字的快速搜索。这些方法可以大幅减少计算时间。仿真显示该文提出的算法是有效的。与BP算法的级联译码,可以在计算复杂度和性能之间进行较好的折衷。     

基于RLS_DGD的查找表更新算法

在间接学习结构的数字预失真技术中,需要使用自适应算法来更新查找表（LUT,LookUp Table）。在各种自适应算法中,RLS算法收敛快但是复杂度高。为降低其计算复杂度,这里提出采用二维坐标下降的RLS（RLS_DCD, RLS using Dichotomous Coordinate Descent）算法更新查找表,达到在数字预失真器系数的预测过程中以较低的运算量实现快速收敛的目的。仿真结果和分析表明,与采用RLS的自适应查找表更新算法比较,在邻信道功率比（ACPR, Adjacent Channel Power Ratio）改善指标相当的情况下,采用RLS—DCD的自适应查找表更新算法能大幅度降低其运算量。     

一种线性分组码的查表译码法及其应用

针对纠正两个随机错误的线性分组码,采用重复查表译码法,通过多次查询含一个错误的伴随式与错误图样的译码表,实现了一种占有很少存储空间的查表译码算法。该算法在码长较短时译码的计算量较少,可适用于利用单片机等低运算能力情况下的通信应用中。文中对纠正2个错误的（26,16）缩短循环码的译码进行了实现,验证了算法的可行性。     

基于串行消息传递机制的QC-LDPC码快速译码算法研究

针对准循环LDPC(QC-LDPC)码基于洪水消息传递机制译码算法的不足,该文提出了一种快速的分组串行译码算法。该算法通过将LDPC码的校验节点(或变量节点)按一定规则划分成若干个子集,在每一轮迭代过程中,依次对各个子集中的校验节点(或变量节点)并行地进行消息更新,提高了译码速度。同时根据分组规则,提出了一种有效的分组方法,并通过分析发现基于循环置换阵的准循环LDPC码非常适合采用这种分组译码算法进行译码。通过对不同消息传递机制下准循环LDPC码译码算法性能的仿真比较,验证了在复杂度不增加的情况下,该译码算法在继承了串行译码算法性能优异和迭代收敛快等优点的同时,极大地提高了准循环LDPC码的译码速度。分析表明,分组串行译码算法译码速度至少为串行译码算法的p倍(p为准循环LDPC码校验矩阵中循环置换阵的行数或列数)。     

改进的离散字母表迭代译码算法研究

为了优化LDPC迭代译码性能和降低算法复杂度,提出了一种改进的基于Gallager A算法的2b离散字母表迭代译码算法。在每一轮迭代中,Tanner图上的校验节点与变量节点之间所传递的消息有1b表示符号值,另1b反映码字结构特性,其中变量节点更新规则是通过查表法来实现的。在二元对称信道下针对列重为3的规则LDPC码做了仿真实验,仿真结果表明该算法性能明显优于原算法,并且具有较低的复杂度。     

Turbo码的一种高效改进型MAP译码算法

该文给出了一种改进型最大后验概率(MAP)译码算法用于实现并行级联卷积码(Turbo码)的最优译码。与基于对数域的Log-MAP算法相比较,该文给出的算法不引入对数域,但能够完全消除标准MAP算法在迭代过程中必须进行的大量指数和对数运算。计算机仿真结果表明,这种具有最优纠错性能的改进型MAP算法能够显著减少运行时间,其译码效率甚至优于牺牲了较多纠错性能的最快速的对数域MAP译码算法(Max-Log-MAP)。     

基于DM642的CAVLC解码器快速算法与实现

结合TMS320DM642的特点,采用码字扩展,码表分组和线性汇编方法对CAVLC解码进行快速算法设计与实现.在SEED-VPM642的开发板上实验,结果表明,新算法使得解码速度提高了约66.5%,能够应用于视频实时解码系统中.     

超深亚微米单元工艺库快速表压缩方法

针对超深亚微米集成电路工艺库中的快速查表模型，提出了一种新的曲面拟合方法，实现了表压缩。从建立相应的数学模型入手，提出一种完备的表压缩方法。试验结果表明，在指定表大小的前提下，此压缩方法能在整体上得到相当小的偏差。     

一种新型的turbo码LOG-MAP译码算法

给出了一种新型的turbo码LOC-MAP译码算法，相对于传统的LOG-MAP译码算法，主要有两点创新。其一，对于LOC-MAP算法中的校正函数采用三阶Newton插值函数拟合，相对于分段线性函数拟合，省去了查找表过程和查找表的存储；其二，相对于传统的单滑动窗口技术，采用双滑动窗口技术，对于前向递归和后向递归分别采用滑动窗口技术，同时采用预处理技术，这样显著地提高了译码速度。