FPGA设计中的编程技巧

在数字系统设计中，FPGA设计已成为数字系统设计领域中的重要方式之一，在电子、通信等领域得到了广泛应用。本文以Verilog HDL为例，讨论了在进行FPGA设计中编写代码的技巧。     

手把手教你学CPLD／FPGA设计（七）

Verilog HDL硬件描述语言 Verilog HDL是一种用于数字系统设计的硬件描述语言,它可用来进行各种级别的逻辑设计,以及数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog HDL是目前应用最广泛的一种硬件描述语言。     

一种新型图形式LCD控制芯片的设计及实现

文章介绍了图形式LCD视频控制芯片的设计方案，详细分析了该控制芯片的系统设计和各模块的功能实现，讨论、分析了模拟电路部分的设计并用Verilog硬件描述语言完成了芯片数字部分的设计工作。用Modelsim软件对设计结果进行了仿真，仿真成功后在FPGA板上实现了系统的显示功能，其结果表明该芯片实现了预定的设计目标。     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

基于Verilog HDL的FIR数字滤波器的优化设计与仿真

对FIR数字滤波器基于Verilog HDL的实现进行了研究,在分布式算法的基础上进行了改进,设计了32阶常系数FIR滤波器。用Verilog硬件描述语言进行数字逻辑设计,使用Synopsys VCS作为仿真工具对设计进行仿真和验证,在Synopsys公司的Design Compiler下进行综合。结果表明,该设计既保证了运行速度又节省了芯片的面积,可以广泛应用于数字集成电路的设计中。     

基于FPGA的全数字锁相环设计

介绍了全数字锁相环的基本构成,分析了各个模块的工作原理,采用Verilog硬件描述语言进行建模,并运用Xilinx公司的ISE Design Suite 14.3软件进行设计仿真及FPGA的硬件验证。     

由C++到Verilog实现数字逻辑设计的方法

通过介绍C++语言配合VerilogHDL来进行数字逻辑设计的模式,提出了一种由C++到Verilog来实现逻辑设计的崭新方法此方法从系统设计(虚拟机)入手,用C++来搭建所需要的系统模型,再由Verilog与C++的一致性转化,将软件设计精确地转化到硬件级上,使得逻辑设计向上可进行软硬件的联合仿真,向下能够实现物理级延伸通过该方法可有效地避免SOC设计中从系统到物理实现在转化过程中产生的逻辑不一致在简叙C++的语言特性后,将Verilog与C++进行了对比分析,给出了两种语言之间进行转化设计的实现方式结合数字信号处理器的设计,对此方法进行了设计应用,最终通过比对C++与Verilog两者的仿真数据文件,对两种层次系统描述进行了测试验证     

AWG控制器的设计与实现

以AWG(任意波形发生器)控制器的设计和实现为例,介绍了一种将原理图和VerilogHDL相结合的CPLD(复杂可编程逻辑器件)设计方法.首先概述AWG的系统总体方案和控制器各功能模块的作用,并给出系统的硬件结构框图,接着详述了数字系统设计思路和内部功能模块,给出了顶层设计的原理图,并以数据切换、地址分配电路为例介绍Verilog HDL语言编写底层模块,给出DDS(直接数字频率合成)方式下数据切换模块和系统工作的仿真图形.     

基于Verilog的FIR数字滤波器设计与仿真

设计一种基于Verilog的FIR数字低通滤波器。在结构上改变了以往乘法器和加法器的简单结合,利用分布式算法构造查找表进行乘累加运算,节约资源占用并且提高运算速率。利用Matlab工具设计和获取滤波器参数,并且进行仿真验证。滤波器参数量化后形成查找表,利用Verilog HDL语言对硬件电路模块进行设计描述,并且用Model Sim进行整个硬件电路系统的功能仿真,验证了设计的正确性。设计在速度和面积方面做了折中和优化,成功实现了数字滤波的功能。     

基于FPGA的自适应均衡器的研究与设计

近年来,自适应均衡技术在通信系统中的应用日益广泛,利用自适应均衡技术在多径环境中可以有效地提高数字接收机的性能.为了适应宽带数字接收机的高速率特点,本文阐述了自适应均衡器的原理并对其进行改进.最后使用FPGA芯片和Verilog HDL设计实现了自适应均衡器并仿真验证了新方法的有效性.     

Verilog HDL代码描述对状态机综合的研究

verilog HDL语言在芯片设计中应用广泛，而有限状态机的设计是数字系统设计的关键部分。本文介绍了有限状态机的设计，探讨了Verilog HDL代码描述会对状态机的综合结果产生的影响，最后通过一个序列检测器的设计进行实例说明，     

基于PLI的AC97 Codec快速仿真模型设计

随着数字系统日趋复杂,仿真的时间也越来越长.文中针对AC97的仿真提出了一种加快其仿真速度的方案:设计AC97 Codec的快速仿真模型,即使用Verilog PLI(程序语言接口)设计AC97 Codec数字接口部分周期精确的仿真模型来加速仿真.相对于Verilog,Verilog PLI具有可以灵活地处理数组和存储器、过程控制能力强、可以灵活地处理数据流和控制流等优点,因此便于高层建模.该方案具有通用性强、易于实现、开销低等优点,同时加速效果明显,仿真时间减少了约35%.     

FSK信号的非相干数字解调技术

频移键控(FSK)信号在通信系统的广泛应用,使其解调技术也成为一种核心技术。本文介绍了一种全新的基于FPGA技术的非相干数字解调方式,并借助硬件描述语言VerilogHDL语言,使设计具备了很好的移植性、可编程性和一致性。     

Verilog HDL数字钟电路的设计研究

使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序代码具有延展性与兼容性,并可实时完成对功能的修改,使编程过程具有简洁特点,将Verilog HDL编程语言应用到数字钟电路的设计内,可提升数字钟电路的功能性与实用性。     

基于Verilog HDL双向端口的设计与实现

在数字系统的FPGA设计中经常用到双向端口,即同时具有输入/输出功能的端口,而Verilog HDL描述的双向端口在某些情况下不能被直接赋值使用。介绍了基于Verilog HDL双向端口的三种实现方法:使用“assign”语句、元件例化(module instantiate)、图形与文本混合设计,说明了设计过程,并给出了相关程序及仿真波形。仿真结果与测试结果一致,说明该实现双向端口的方法可行。     

通用异步串行收发器UART核在DSP芯片中的设计与实现

UART是广泛使用的串行数据通信电路,因其要求的传输线少,可靠性高,传输距离远,所以系统间互联常采用RS—232接口方式。文章基于Verilog HDL语言,结合有限状态机的设计方法来实现UART,将其核心功能集成到DSP上,使整体设计紧凑、小巧,实现的UART功能稳定、可靠,为DSP的RS—232接口提供了一种新的解决方案。该IP核已用于一款32位浮点DSP芯片的设计中。     

OQPSK调制信号的FPGA实现

信号的调制识别技术在目前数字通信中应用极为广泛,本文首先介绍OQPSK调制信号的原理,然后在此原理基础上利用Verilog硬件描述语言在ISE环境下完成OQPSK调制信号的产生,并在Modelsim仿真环境下进行仿真,得到OQPSK调制信号的波形,最后给出仿真结果,证实利用FPGA产生OQPSK更灵活,可控制性更高。     

基于VMM统一验证平台的处理器芯片功能验证

本文结合处理器芯片实际项目,重点介绍了功能验证环节的工作。文章基于VMM验证平台,利用System Verilog语言自动生成测试激励,采用断言和功能覆盖率相结合的验证方法,实时监测RTL模型运行时的各种信号,自动进行覆盖率统计,通过增加约束实现覆盖率的快速收敛。文章最终给出了基于VMM验证平台进行功能验证的结果,绘制了功能覆盖率上升曲线。