基于硬件剖析的DVS能耗优化

如何在满足系统性能要求的前提下尽可能降低系统能耗已成为嵌入式系统设计所面临的挑战之一。动态电压调节是降低能耗的有效技术，它能通过硬件剖析来识别“热点”，根据指令级并行(ILP)的变化情况动态调节处理器的电压和速度。实验表明该方法可在性能损失较小的情况下，有效节省能耗。     

单处理器多外设实时系统全局能耗优化算法研究

在电池供电的实时嵌入式系统中,能耗是系统设计的一个重要研究问题.动态电压调度和动态电源管理是两种重要的节能技术.前者是动态改变处理器电压/频率,降低处理器能耗;而后者是动态调整片外设备的工作模式,减少片外设备能耗.目前只有少量研究把这两种技术综合在一起.本文研究支持这两种技术的嵌入式全系统实时任务节能调度问题.针对连续和离散处理器频率模型,论文分别提出高效的算法,通过计算系统运行的能耗最小处理器最优频率和设备最优空闲时间,来实现全系统综合节能的目的.实验模拟表明本文算法大大优于其他算法.     

嵌入式系统动态电压调节设计技术

嵌入式系统的重要特点之一就是工作负载的不均匀性以及动态变化性,可以通过动态关闭设备或者动态调节处理器的工作电压来取得系统性能和功耗之间的平衡。目前已经在系统的多个层次提出了动态电源管理和动态电压调节技术,而且这两种技术已经成为动态低功耗设计过程中的主流技术。本论文则重点阐述动态电压调节设计技术的基本原理和策略模型。     

基于Markov模型的动态电压调节策略

基于Markov模型,针对具有离散工作电压模式的处理器提出了一种动态电压调节策略MKBVSP（Markov based voltage scaling policy）。MKBVSP能够根据工作负载的需求变化实现处理器工作模式的动态切换,达到系统性能与能耗之间的平衡。实验结果表明,MKBVSP策略能够在更大程度上降低系统平均能耗,最大比率可达58%。     

“腾越-Ⅱ”嵌入式异步微处理器的设计与实现

嵌入式系统对处理器功耗开销有严格的限制,异步电路技术可以作为设计低功耗处理器的有效方法之一。针对嵌入式多媒体应用,本文设计实现了一款低功耗异步微处理器——腾越-Ⅱ。处理器中包含一个异步TTA微处理器内核、一个同步TTA微处理器内核、两个存储控制器和多个外部通信接口。异步内核通过基于宏单元的异步电路设计方法实现,其它部分通过基于标准单元的半定制设计流程实现。处理器芯片采用UMC0.18μmCMOS工艺实现,基片面积为4.89×4.89mm2,工作电压为1.8V。经测试,处理器工作主频达到200MHz,且异步内核的功耗开销低于同步内核的50%。     

面向高性能业务应用的基于剖视信息的系统能耗优化

当前,很多部门使用高性能计算机周期性地进行业务性的数值计算。维护这些业务系统的主要代价是每天消耗的大量电能,降低能量消耗能够极大地降低维护业务系统的成本。高性能业务系统的核心是微处理器,当前,微处理器普遍支持动态电压调节技术。该技术通过降低微处理器的电压和频率减小微处理器的能耗,但是一般会导致系统性能的下降。提出了一种面向高性能业务应用的能量优化技术。该技术利用系统支持的多个频率层次,建立性能约束下的能量优化模型,优化业务应用的能耗。根据程序信息获取方式的差别,提出了SEOM 和 CEOM 两种能量优化模型,SEOM模型的程序信息可以直接测试获取,CEOM的程序信息采用编译器插桩方法获取。使用典型平台对能耗优化效果进行了验证,最多可节省12%的能耗。     

多时钟域处理器架构的性能和功耗分析

研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需求动态地调整,可以平均节省约20％的功耗。此外分析了全局异步局部同步时钟方案的结构及电压和工作频率调整的算法,并给出用SimpleScalar和Wattch仿真工具得到的仿真结果。     

开销敏感的多处理器最优节能实时调度算法

嵌入式多处理器系统的能耗问题变得日益重要,如何减少能耗同时满足实时约束成为多处理器系统节能实时调度中的一个重要问题.目前绝大多数研究基于关键速度降低处理器的频率以减少动态能耗,采用关闭处理器的方法减少静态能耗.虽然这种方法可以实现节能,但是不能保证最小化能耗.而现有最优的节能实时调度未考虑处理器状态切换的时间和能量开销,因此在切换开销不可忽视的实际平台中不再是最优的.文中针对具有独立动态电压频率调节和动态功耗管理功能的多处理器系统,考虑处理器切换开销,提出一种基于帧任务模型的最优节能实时调度算法.该算法根据关键速度来判断系统负载情况,确定具有最低能耗值的活跃处理器个数,然后根据状态切换开销来确定最优调度序列.该算法允许实时任务在处理器之间任意迁移,计算复杂度小,易于实现.数学分析证明了该算法的最优性.     

ARM嵌入式系统中触摸屏的中断控制方法

随着嵌入式微处理器性能的提高,集成的外围接口设备越来越多,而外围设备与处理器之间多采用中断方式进行通信,即使在没有操作系统的情况下,也常需要对多个外围设备的中断处理例程进行动态加载,从而实现对多个外围设备的集中动态管理。同时,中断功能可以解决CPU内部运行速度远远快于外部总线速度而产生的等待延时问题。因此,嵌入式微处理器的应用设计中,中断处理通常是系统的核心任务之一。     

基于异构多核平台H．264解码的DVFS算法

异构多核作为嵌入式处理器架构的发展趋势,在处理复杂的视频编解码运算上具有强大的优势。但在实际应用中,多核所带来的能耗问题是其不得不面对的瓶颈。为克服这一问题,提出一种针对H．264的动态电压频率调节算法,通过对数据帧的解码工作负载进行预测,动态调整处理器的电压和频率,最终实现降低能耗的目的。实验结果证明,该算法至少可以降低处理器20％的能耗。     

可重构系统功耗相关的硬件任务调度算法

面向可重构系统,提出了一种功耗相关的硬件任务调度算法（Energy—Efficient HardwareTask Schedu—ling,EEHTS）。动态电压调整（DynamicVoltage Scaling,DVS）技术通过在软件任务运行时动态改变CPU的运行电压而降低系统功耗。类似地,EEHTS算法在硬件任务调度时动态改变FPGA的工作频率,达到降低功耗的目的。模拟实验结果表明,EEHTS算法在不影响硬件任务截止期要求的前提下,可以有效降低系统功耗。     

抢占阈值调度的功耗优化

DVS(Dynamic Voltage Scaling)技术的应用使得任务执行时间延长进而使得处理器的静态功耗(由CMOS电路的泄露电流引起)迅速增加.延迟调度(Procrastination Scheduling)算法是近年提出用于减少静态功耗的有效方法,它通过推迟任务的正常执行来尽可能长时间地让处理器处于睡眠或关闭状态,从而避免过多的静态功耗泄露.文中针对可变电压处理器上运用抢占阈值调度策略的周期性任务集合,将节能调度和延迟调度结合起来,提出一种两阶段节能调度算法,先使用离线算法来计算每个任务的最优处理器执行速度,而后使用在线模拟调度算法来计算每个任务的延迟时间,从而动态判定处理器开启/关闭时刻.实例研究和仿真实验表明,作者的方法能够进一步降低抢占阈值任务调度算法的功耗.     

云环境下超启发式能耗感知调度算法

能耗感知调度的研究对云计算数据中心的可持续发展有着重要意义。能耗感知调度是一个NP难的多目标优化问题,目前云环境下的任务调度算法较少考虑能耗问题,且不能实现对能耗的灵活管理,随机搜索算法是一种解决该问题的有效途径,但其计算开销大,收敛速度慢。将异构云环境下的能耗感知调度问题定义为一个带约束的问题,即在一定的完成时间下优化系统能耗,以实现对能耗的灵活管理。此外,提出了基于在线学习的超启发式算法（OLHH）,该算法结合电压调节技术,在设计了简单高效的启发式策略集的基础上,引进超启发式算法,并采用在线学习的方式跟踪启发式策略的表现,实现对启发式策略的合理管理,从而达到提高算法的收敛性能的目的。模拟实验表明,该算法能够实现系统能耗的灵活管理,且比传统的随机搜索算法有着更好的收敛性能。     

降低高性能微处理器功耗技术与方法研究

功耗已经成为高性能微处理器设计的最大挑战之一。每一代CPU的速度和复杂度的迅速增长超出降低电压和减小特征尺寸所带来的益处。这就需要在满足所有其它设计约束的同时,不断地提出新方法来降低功耗。文章首先概述了CPU的功耗问题,并描述了低功耗设计的主要趋势。其次,主要描述了高性能 CPU的功耗源和系统问题,以及过去实际设计中所采用的一些技术。最后,阐明了未来的一些研究领域。     

Energy efficient scheduling of real-time tasks on multi-core processors with voltage islands

This paper studies energy efficient scheduling of periodic real-time tasks on multi-core processors with voltage islands, in which cores are partitioned into multiple blocks (termed voltage islands) and each block has its own power source to supply voltage. Cores in the same block always operate at the same voltage level, but can be adjusted by using Dynamic Voltage and Frequency Scaling (DVFS). We propose a Voltage Island Largest Capacity First (VILCF) algorithm for energy efficient scheduling of periodic real-time tasks on multi-core processors. It achieves better energy efficiency by fully utilizing the remaining capacity of an island before turning on more islands or increasing the voltage level of the current active islands. We provide detailed theoretical analysis of the approximation ratio of the proposed VILCF algorithm in terms of energy efficiency. In addition, our experimental results show that VILCF significantly outperforms the existing algorithms when there are multiple cores in a voltage island.     

Performance evaluation and energy consumption of a real-time heterogeneous grid system using DVS and DPM

Energy consumption of large scale systems has been severely studied due to economic and ecological reasons. This paper studies energy gains that come from the application of two popular energy saving techniques, Dynamic Voltage Scaling (DVS) and Dynamic Power Management (DPM), in a real-time 2-level heterogeneous grid system. While these techniques generally work in a competitive way, we show that under certain circumstances they can work together and achieve greater savings when they are both applied at the processor level. A simulation model is used to evaluate the performance of the system. Experimental results show encouraging energy savings up to 46% and minimum performance degradation when both energy saving techniques are applied.     

16位嵌入式微处理器核的设计及验证

采用自顶向下方法,设计实现16位精简指令集计算机架构的嵌入式微处理器核HEUSoC 1,利用现场可编程门阵列片内的大量存储资源实现双端口存储器及零等待的指令和数据访问,从而保证指令的单周期执行。通过Verilog硬件描述语言实现微处理器核的RTL级描述,编写计算斐波那契数列的测试程序验证了HEUSoC 1的正确性。在Xilinx Spartan 2芯片上的统计结果表明,HEUSoC 1的资源占用率较低,处理器最高频率约为22 MHz,适合于对功耗和性价比要求严格的嵌入式应用领域。     

An energy efficient FPGA partial reconfiguration based micro-architectural technique for IoT applications

Low power consumption and high computational performance are two important processor design goals for IoT applications. Achieving both design goals in one processor architecture is challenging due to their conflicting requirements. This paper introduces a reconfigurable micro-architectural level technique that allows a Reduced Instruction Set Computing (RISC) processor to support IoT applications with different performance and energy trade-off requirements. The processor can be reconfigured into either multi-cycle execution mode (low computational speed with low dynamic power consumption) or pipeline execution mode (high computational speed at the expense of high dynamic power), based on dynamic workload characteristics in IoT applications. Switching between modes is accomplished by exploiting the partial reconfiguration (PR) feature offered by the recent advancements in modern FPGAs. A RISC processor was designed based on the proposed micro-architectural level technique and implemented on FPGA as IoT sensor node. Experimental results demonstrate that the proposed technique with reconfigurable micro-architecture is able to significantly reduce the dynamic energy consumption, compared to conventional multi-cycle and pipeline only micro-architectures, while allowing better performance-energy trade-off in IoT applications.     

Making typical silicon matter with Razor

Voltage scaling has emerged as a powerful technology for addressing the power challenges that current on-chip densities pose. Razor is a voltage-scaling technology based on dynamic, in-situ detection and correction of circuit-timing errors. Razor permits design optimizations that tune the energy in a microprocessor pipeline to typical circuit-operational levels. This eliminates the voltage margins that traditional worst-case design methodologies require and lets digital systems run correctly and robustly at the edge of minimum power consumption. Occasional heavyweight computations may fail and require additional time and energy for recovery, but the optimized pipeline requires significantly less energy overall than traditional designs.