射频模拟前端对数字中频接收机动态范围影响的研究

射频模拟前端(RFAF)是实现大动态宽带数字中频接收机(DIFR)的技术瓶颈之一,其在很大程度上制约着DIFR的带宽、动态范围等关键性能指标.本文研究实现宽带大动态DIFR的约束条件.基于ADC的性能指标,分析了RFAF的噪声系数、带宽以及中频欠采样的"处理增益"与DIFR灵敏度之间的关系,以及RFAF的增益和噪声系数与DIFR的动态范围之间的关系.推导并仿真了RFAF的增益和ADC的信噪比与DIFR的瞬时动态范围,以及数字自动增益控制(DAGC)的步长和调节范围与DIFR的扩展动态范围之间的关系.讨论了RFAF的最优化设计问题,给出了设计实例.     

中频快速DAGC算法及其FPGA实现

针对中频接收机大动态范围与高灵敏度的要求,提出了一种中频快速数字自动增益控制(DAGC)算法。该算法通过对正交视频信号进行符号判别实现快速幅度检波和门限比较,利用多级双门限分段线性化的方法实现数字对数放大(DLA),结合使用数控衰减器(DCA)扩大中频接收机的输入动态范围。给出了基于FPGA的中频快速DAGC实现方案。实际应用证明,采用该方案的数字化中频接收机在保证接收灵敏度为-58 dBm的情况下,动态范围可达80 dB以上。     

一种大动态范围的实时数控AGC电路的设计

介绍了一种大动态范围的实时数控AGC电路的设计原理、基本结构及工作过程,给出了一种应用于数字中频接收机（DIFR）中大动态范围的实时数控AGC电路的具体实现方法,该方法可以利用数字电路的优点和特殊的电路结构实现大动态范围的实时数控自动增益放大/衰减。     

一种雷达数字中频接收机处理方法与实现

提出了和、差三通道雷达数字中频接收机的一种处理方法.该方法采用数字下变频将中频信号转换为正交视频信号,使用数字自动增益控制提高接收机的动态范围,通过相参积累和数字鉴频提取多普勒频率,根据和、差比幅提取方位和俯仰角误差,并以调节差通道本振初相的方式实现和、差通道幅相一致性校正.给出了用单片现场可编程门阵列实现数字中频接收机处理的具体方法.通过对接收机的实际测试表明,处理测量精度满足系统要求.     

宽带数字中频设计

在3G直放站中,基于软件无线电的数字中频技术得到广泛应用。提出一种针对高中频信号的宽带数字中频设计,优点是减少模拟环节,降低信号失真,减小噪声,简化电路,实现数字中频带宽、频带可调。分析了方案设计、硬件结构、FPGA实现,提出了自动增益控制一种新的设计思路。测试结果表明了方案的可行性。     

AD8369及其在数字中频接收机中的应用

介绍了数字可变增益放大器(DVCA)AD8369的电路结构及其关键技术指标，并用该芯片为数字中频接收机设计了全数字自动增益控制(DAGC)系统，给出了其控制回路及其实现算法。该DAGC系统具有收敛速度快、工作稳定性好和抗饱和能力强等特点。     

基于AD8368芯片的压控增益放大系统设计分析

针对接收机中信号电平变化范围过大所导致的系统恶化问题,提出基于中频信号检测电压反馈,2级AD8368芯片级联构造具有70 dB动态范围的中频大动态自动增益控制(AGC)的方法。对自闭环控制电路进行了分析,证明该方法能够解决宽动态范围下信号增益自动控制问题,实现了快速、稳定的自动增益控制,从而保证接收机小信号下的高灵敏度,提高系统的接收灵敏度。     

约束时间常数大动态数字AGC的设计

自动增益控制(AGC)能够根据信号输入大小自动调整增益,动态范围和时间常数是其中的两个关键指标.从模拟AGC的性能分析入手,给出了数字AGC恒定时间常数结构和时间常数的计算方法,仿真验证了大动态信号输入下约束时间常数数字AGC的瞬态工作特性,并结合恒定时间常数实现方法给出大动态AGC的结构方案.相关研究结论已应用于某单通道单脉冲数字跟踪接收机中恒定时间常数中频AGC的FPGA实现.     

基亏LMH6505的中频信号调理电路设计

信号调理电路是一种在中频接收机中得到广泛应用的电路.针对中频数字接收机中对输入模拟信号的要求,设计一种适应性良好的信号调理电路.介绍自动增益控制(AGC)的原理,并给出基于可变增益放大器LMH6505的具体电路设计.该电路具有低功耗、增益可调范围宽和频率范围宽的特点,适用于一般的中频接收机.     

基于FPGA的中频AGC电路设计

传统数字自动增益控制（AGC）电路采用模数转换器（ADC）采集信号后进行信号处理得到幅值信息实现自动增益控制,此过程对采样速率和算法要求较高。为降低对ADC采样速率和后级信号处理算法要求,设计了一种采用高速比较器与数字器件（DAC＋FPGA/CPLD）实现的峰值检测电路,并将其应用在中频数字自动增益控制电路中,电路可以在1 MHz至60 MHz对信号进行自动增益控制,可以将峰峰值稳定在2±0.2 V范围。     

一种适用于电视频段的接收系统

提出了一种基于软件无线电思想的硬件接收系统.该系统主要由射频电视信号接收高频头、模拟中频处理单元、宽带A/D转换单元、数字下变频器和高速信号处理器组成.针对电视信号的特点,给出了模拟中频增益分配方案、中频采样方案和数字下变频方案.经过现场测试,接收系统能够检测到正在广播的电视信号并且具有传输电视信号的能力.该系统硬件结...     

数字AGC技术在跟踪雷达上的应用

阐述了一种跟踪雷达数字自动增益控制(DAGC)的实现方法,直接对中频放大器的输出进行采样处理并获取AGC样本数据,运用自适应AGC算法产生作用于中频数控衰减器的增益控制码,使得中频放大器输出的信号幅度迅速稳定到某个合适的范围内。由于采用纯数字处理方式,所以具有收敛速度快、灵活性强、精度高、稳定性好等优势。     

基于多相滤波的宽带数字接收机二次变频设计

分析了基于多相滤波结构的宽带侦察接收机中频数字信号下变频处理方法。在简要说明多相滤波结构的基础上,介绍了基于多相滤波结构的数字下变频实现方法,重点分析了一种二次变频结构,该结构可以极大简化接收机设计,且具有很大的灵活性。最后通过Simulink仿真验证了该结构的合理性和正确性。     

通信系统中数字下变频的设计与仿真

数字下变频是从高速中频数字信号中提取所需的窄带信号．将其下变频为基带信号．降低数据率,以供后续数字信号处理的过程。我们根据硬件开发板参数,针对128QAM通信接收机系统的特点,设计了一种可行的数字下变频方案。对比分析现在比较常用的高效结构,浮点仿真和定点仿真来验证设计方案的可行性及优越性。     

雷达信号模拟器的中频信号产生器设计

针对侦察系统性能指标的检测,雷达信号模拟器是常用工具,而其以中频信号产生模块为主。采用ADSPBF533与高性能FPGA硬件平台,利用直接数字频率合成技术产生各种雷达中频信号波形数据,生成雷达中频信号,再经过对该中频信号进行变频、放大、滤波,即可形成模拟雷达信号,一个中频信号产生模块包括1块通信控制板和3块中频信号产生模块,并可同时模拟出12部雷达中频信号。     

DVB-T接收前端下变频电路设计

介绍了DVB-T接收系统前端下变频的基本原理,设计了DVB-TRF信号到基带信号的下变频电路。电路基本原理为,调谐器将RF信号混频到中频,A/D转换器带通采样,将中频信号搬移到基带部分,得到数字基带信号。电路的控制部分由MCU和D/A转换器组成。本电路实现了对DVB-TRF信号的转换,得到了DVB-T数字基带信号。     

基于FPGA的中频信号数字处理的技术实现

介绍了一种基于现场可编程逻辑门阵列（FPGA）的中频信号数字处理的技术实现方法,可以用来实现雷达信号的实时接收和分选,讨论了中频数字化处理的关键技术和信号参数测量的基本原理,并给出了宽带中频数字下变频的实现方法,分析了自动门限测量和脉内整形的实现方法。仿真和工程实践表明,该方案具备可行性,占用资源少,能满足实时雷达信号处理的要求。     

A fully integrated feedback AGC loop for ZigBee (IEEE 802.15.4) RF transceiver applications

This work presents an efficient solution for automatic gain control (AGC) loop in ZigBee transceiver compatible to IEEE 802.15.4 standard. The design is based on a RF (Radio Frequency) and linear IF (Intermediate Frequency) chain where the signal amplification is done in the RF front-end blocks and analog VGAs (variable gain amplifiers). The gains of the RF block and VGA are digitally controlled by the DAGC (Digital AGC) block to ensure that the ADC (Analog-to-Digital Converter) operates inside its dynamic range. Feedback loop architecture is employed for the advantage of high linearity due to its inherent characteristic. The whole AGC loop has been integrated in the ZigBee transceiver which was fabricated in a 0.18 μm CMOS technology. The AGC loop achieves a dynamic range of about 95 dB with the gain error of less than ±0.5 dB. The two-channel VGAs and peak detectors occupy an area of 1.5 mm×0.4 mm and dissipate 1.71 mW from a single 1.8 V power supply. The DAGC has been integrated in the digital baseband processor and occupies an area of about 0.4 mm×0.4 mm. The max gain lock time of the AGC loop is about 1.25 μs.