适用于IEEE802.16e标准的LDPC分层修正最小和译码算法

文章分析了BP、MS算法的译码性能,提出一种基于分层译码设计的LDPC译码(LMMS)算法,不仅提高了译码性能,还大大加快了译码器的收敛速度,并且在FPGA上实现了该译码器。     

基于多元LDPC码扩展最小和译码的软信息迭代生成算法

为克服多元LDPC码的扩展最小和(Extended Min-Sum, EMS)译码算法中对数似然比(Log Likelihood Ratio, LLR)生成及排序复杂度过高的问题,该文针对以BPSK为调制方式的编码调制系统,提出一种快速而简单的LLR生成算法。该算法采用一种低复杂度的迭代计算方式,可快速生成并排序LLR,适用于硬件实现的流水线结构,能够加速译码器的译码速度并提高译码器吞吐量。仿真结果表明:所提出算法对译码性能基本没有影响且极大降低LLR计算的复杂度,是一种适用于高速多元LDPC译码器前端实现的候选算法。     

基于FPGA的Viterbi译码的一种实现方法

介绍了一种实现Viterbi译码的方法。以3 bit量化软判决Viterbi译码为例详述了译码过程中的各个关键技术并对部分算法进行了优化设计。运用VHDL语言设计了译码器并在FPGA上得以实现,通过仿真和调试验证了设计的正确性。     

LDPC编码调制系统中基于反馈LLR均值的迭代解调/译码算法

该文针对LDPC码编码的BICM系统,提出一种对LDPC码译码器输出外附信息的计算方法进行改进的迭代解调/译码算法。与传统的解调/译码算法不同在于,该算法对每次BP迭代中译码器输出的各编码比特的外附LLR分别求均值后,再将其作为先验信息反馈给软解调器开始下次的迭代解调/译码。采用该方法可有效地减轻LDPC码在BP迭代过程中某些比特LLR值的振荡现象,从而使得传递给软解调器的外附信息更准确。仿真结果表明,和传统的两种迭代解调/译码算法相比,该算法能进一步提高LDPC编码BICM迭代系统的译码性能,而复杂度并无明显增加。     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

适用于直升机卫星通信的LDPC译码算法

在分析直升机卫星通信环境下旋翼遮挡问题的基础上,结合具有良好性能的低密度奇偶校验(LDPC)码LLR BP译码算法,提出了一种新的适合于直升机卫星通信环境下不同遮挡类型的译码算法。仿真结果表明,在直升机卫星通信环境下,新的LLR BP译码算法比未经改进的LLR BP译码算法有更好的译码性能。     

光纤通信中降低LDPC码译码复杂度的方法

伪循环(QC)低密度奇偶校验(LDPC)码可以给光纤通信系统带来更高的编码增益,但译码过程需要的对数似然比(LLR)的计算很复杂.为了降低LDPC译码器硬件设计的复杂度,文章提出一种光纤信道下简化的LLR的计算方法.仿真结果表明,该计算方法与原计算方法相比仅有0.05 dB的译码性能损失.     

IEEE802.11 n信道编译码器的FPGA设计

首先分析了新一代无线局域网标准IEEE802.11n的卷积编译码原理,然后给出了卷积编码器和Viterbi译码器的FPGA实现方法,其中Viterbi译码器采用并行结构和回溯译码算法.最后进行了综合仿真,结果表明,设计的编译码器能够实现高速率编译码,满足IEEE802.11n高速吞吐量的要求.     

并行级联分组码的一种新的迭代译码算法

并行级联分组码比串行级联分组码具有更高的码率,基于LLR计算的Turbo迭代译码算法使其内外分量码均做到了软判决译码。通过引入校正因子a（m）,将接收信息与子译码器的输出软信息进行线性叠加反馈能在省去繁琐的LLR计算的情况下实现并行级联分组码的Turbo迭代译码。仿真研究表明,若将译码器的输出进行简单的相关运算,可进一步改善译码器性能。     

基于FPGA的卷积码编译码器

基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性.     

一种准循环LDPC解码器的设计与实现

面向准循环LDPC码的硬件实现,定点分析了各种解码算法的解码性能,偏移量最小和(OMS)算法具备较高解码性能和实现复杂度低的特点.提出一种基于部分并行方式的准循环LDPC解码器结构,在FPGA上利用该结构成功实现了WiMAX标准中的LDPC解码器.FPGA验证结果表明,采用该结构的解码器性能优良,实现复杂度低,数据吞吐率高.     

中长帧非规则LDPC码译码器的FPGA实现

LDPC(低密度奇偶校验码)是一种优秀的线性分组码,是目前距香农限最近的一类纠错编码。与Turbo码相比,LDPC码能得到更高的译码速度和更好的误码率性能,从而被认为是下一代通信系统和磁盘存储系统中备选的纠错编码。简要介绍了适于硬件实现的LDPC码译码算法,并基于软判决译码规则,使用Verilog硬件描述语言,在X ilinx V irtex2 6000 FPGA上实现了码率为1/2、帧长504bit的非规则LDPC码译码器。     

准循环LDPC码的半并行译码器设计

利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中.提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能.     

基于Altera Stratix的LDPC编译码器的工程实现

实现了一种相对高效的低密度校验码的编码方法,这种基于循环移位矩阵的准循环低密度校验码的设计方法既有较好的性能又有实际应用中可接受的编码复杂度。同时实现了一种高性能、低复杂度的软判决译码算法。这种译码算法较常用的硬判决译码算法性能出色,同时较一般的迭代译码算法的收敛速度快,并且可以部分并行译码,需要的存储量很小,能够大幅度降低低密度校验译码的硬件实现复杂度,具有很大的工程应用价值。     

5G LDPC码译码器实现

该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构：将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高。分别对高速译码器和低信噪比译码器进行了设计实践,给出了FPGA综合结果和吞吐率分析结果。     

QC-LDPC译码器的FPGA设计实现与分析

本文提出一种针对准循环低密度奇偶校验(QC-LDPC)码的双修正型最小和积译码算法,设计了一种基于 FPGA 平台低资源占用率、短处理时延的 QC-LDPC 译码器,并分析了该译码器的译码性能、资源占用率、处理时延等性能,该译码器在不增加实现复杂度和难度的情况下, 能有效减少译码迭代过程中的信息损失,提高译码性能。     

5G LDPC码译码器实现

该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器.高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高.分别对高速译码器和低信噪比...     

Optimal Overlapped Message Passing Decoding of Quasi-Cyclic LDPC Codes

Efficient hardware implementation of low-density parity-check (LDPC) codes is of great interest since LDPC codes are being considered for a wide range of applications. Recently, overlapped message passing (OMP) decoding has been proposed to improve the throughput and hardware utilization efficiency (HUE) of decoder architectures for LDPC codes. In this paper, we first study the scheduling for the OMP decoding of LDPC codes, and show that maximizing the throughput gain amounts to minimizing the intra- and inter-iteration waiting times. We then focus on the OMP decoding of quasi-cyclic (QC) LDPC codes. We propose a partly parallel OMP decoder architecture and implement it using FPGA. For any QC LDPC code, our OMP decoder achieves the maximum throughput gain and HUE due to overlapping, hence has higher throughput and HUE than previously proposed OMP decoders while maintaining the same hardware requirements. We also show that the maximum throughput gain and HUE achieved by our OMP decoder are ultimately determined by the given code. Thus, we propose a coset-based construction method, which results in QC LDPC codes that allow our optimal OMP decoder to achieve higher throughput and HUE.     

LDPC码BP译码算法研究

本文研究了LDPC码的译码。深入研究了概率域BP算法和LLRBP算法。通过计算机仿真,比较了不同码长和不同迭代次数对译码性能的影响。通过计算机仿真得到在LDPC译码过程中,LDPC码的码字越长,构造的校验矩阵中短周期就越短,性能提高就越为明显。同时得到在LDPC译码过程中,迭代次数越多,各节点获得的信息的准确性就越高,性能提高就越为明显。     

硬件可实现的LDPC译码算法研究

低密度奇偶校验(LDPC)码有着较强的纠错能力,已被确定为第四代移动通信技术中首选码字。分析对比了几种LDPC译码算法的过程,基于硬件可实现性这一研究热点,对传统的译码算法进行了优化,提出一种易于硬件实现的LDPC译码算法。仿真结果表明:归一化最小和算法在不增加迭代次数,码长较长的情况下也有着很好的译码性能,适合在LDPC译码器的硬件实现中推广。