特定应用片上网络的研究综述

特大规模集成电路技术的飞速发展,使得把大量的知识产权（Intellectual Property,IP）核集成到单一的芯片上形成的片上系统成为了今后微电子发展的主流趋势。片上系统面临着许多设计和制造问题,片上网络为解决片上系统的这些问题提供一种行之有效的方案。当前及今后的片上系统都主要面向特定应用或特定应用类,因此,片上网络也是面向特定应用的片上网络,对特定应用片上系统面临的问题、特定片上网络的提出、发展、和主要研究内容进行综述。     

片上网络关键技术研究

半导体技术的快速发展以及芯片上系统应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、延迟以及时钟同步等问题更加复杂,出现了将通信机制与计算资源分离的片上网络.片上网络设计涉及从物理层到应用层诸多方面的问题.本文给出片上网络设计的一些关键技术:设计流程、拓扑结构、路由技术、交换技术、性能评估;并指出目前研究存在的问题和今后的研究方向.     

基于OPNET的片上网络路由算法的建模与仿真

随着电路集成程度的快速发展,集成电路中传输的数据量也随之增加.传统的传输总线受带宽不足的影响,传输延时明显增大,片上网络很好的解决了这一问题.片上网络路由算法的设计决定了片上网络的性能,对一种自适应性片上网络路由算法进行建模及仿真,来分析其性能指标.首先介绍了片上网络的发展与优势;然后提出了一种高效的自适应路由算法并对其进行了详细阐述;之后结合最常用的网络拓扑结构,应用OPNET仿真软件建立三层仿真模型;最后对上述模型进行仿真,观察在大量数据包涌入网络时,所提算法处理数据包选择路径的能力.在延时性能上,所建立的路由模型远远优于传统的确定性路由算法.     

面向高带宽I/O的片上网络优化

在高性能处理器中,I/O带宽需求不断增加,一方面高速接口的通道数目不断增加,另一方面接口传输速率也在逐渐提升.高性能处理器的片上网络必须能够匹配各种高速I/O的带宽需求,且必须保证DM A请求能够正确完成.然而各种高速接口协议与片上网络协议在通信机制上存在较大的差别,可能导致死锁等现象的产生.首先对匹配高性能I/O的片上网络存在的问题进行分析,然后提出一种高带宽I/O设计方法及死锁解决方法.采用解死锁方法的片上网络增强了I/O系统的鲁棒性,同时可以减少片上网络设计及运行时的各种限制,提升I/O性能.最后,将所提出的优化方法应用到高性能服务器处理器芯片中,并进行评测,针对16通道PCIe 4.0接口,双向读写带宽分别达到30 GB/s,在一些特殊场景出现死锁以后,片上网络能自动检测死锁并解除死锁.     

片上网络容错路由算法研究

随着集成电路制造工艺的不断发展,集成在芯片上晶体管的数量也随之增多,已超过几十亿晶体管的规模,因此芯片上可以集成越来越多的IP核。随着芯片中IP核数量的增多,基于总线结构的片上系统(System-on-Chip,So C)已不能满足数据的通信要求,为了解决这个问题,片上网络(Network-on-Chip,No C)作为一种全新的互联结构被提出来。其核心是把网络设计的思想移植到芯片设计中,将片上资源互连起来,并将计算与通信分离。片上网络具有很好的空间可扩展性,采用的全局异步一局部同步的通信机制使并行通信效率更高。NOC带来了一种全新的片上通信方式,它的引入有利于提升可重用设计、解决通信瓶颈和全局同步等难题。本文在研究片上网络结构的基础上,针对片上网络多播通信的特点提出了一种多播容错路由算法。     

基于两级遗传算法的特定应用片上网络拓扑优化

大规模片上系统面临着性能、同步、能耗等方面的通信问题,片上网络为复杂的片上系统通信问题提供了一种有效的解决方案。由于网络拓扑优化是一种NP难问题,针对片上系统主要面向特定应用的特点,提出一种基于两级遗传算法来求解特定应用片上网络的拓扑优化问题近似解。实验结果表明,相对于现有的三级遗传,两级遗传算法在最小能耗上平均有1.1%的改进,而且仿真运行时间大大减少,平均减少97%.     

CA-CIG:基于CIG模型的通信体系结构设计

提出了一种基于CIG模型的片上通信体系结构设计方法CA-CIG。通过分析CIG模型中功能组件之间的通信关系,并考虑了不兼容协议之间协议转换带来的通信开销和不同的总线宽度对系统通信性能的影响,提出了一种快速有效的片上通信体系结构原型设计方法,集成了通信拓扑体系结构设计、总线宽度配置和总线协议选择等过程,提供了相应的算法实现其中的关键步骤。通过JPEG解码系统证明了CA-CIG设计方法的有效性。     

片上协同网络和电磁协同效应感知的智能传感器

为了提高传感器的功能集成、扩展应用类型和保障电磁兼容,提出了一种基于片上协同网络和电磁协同效应感知的智能传感器.针对传感器节点的复用性、多用型和高效系统执行力,设计了单节点部署阵列式多传感器、多核和多天线设备的片上协同网络,并通过动态映射解决了片上通信和阵列设备间电磁干扰问题;在分析符号出错率、电磁协同效应的硬件发生率的基础上,通过逻辑协同控制传感器片上网络中的电磁协同效应,设计出了具有动态分层差异特性自适应控制符号传递和融合处理的智能传感器.实验结果表明:所设计的智能传感器数据采集误差小于0.1％,并带来了25％的工作延迟增益,不仅提高了数据精度而且改善了实时性.     

片上网络互连拓扑综述

随着器件、工艺和应用技术的不断发展,片上多处理器已经成为主流技术,而且片上多处理器的规模越来越大、片内集成的处理器核数目越来越多,用于片内处理器核及其它部件之间互连的片上网络逐渐成为影响片上多处理器性能的瓶颈之一。片上网络的拓扑结构定义网络内部结点的物理布局和互连方法,决定和影响片上网络的成本、延迟、吞吐率、面积、容错能力和功耗等,同时影响网络路由策略和网络芯片的布局布线方法,是片上网络研究中的关键之一。对比了不同片上网络的拓扑结构,分析了各种结构的性能,并对未来片上网络拓扑研究提出建议。     

基于遗传蚁群算法的片上网络映射研究

基于2D Mesh结构的片上网络在设计之初就要考虑模块映射问题,以满足通信功耗的约束。提出一种基于遗传蚁群映射算法的方法解决片上网络设计中通信功耗最小化问题。该算法针对标准蚁群算法易于出现早熟停滞等缺陷,引入轮盘赌选择机制及染色体杂交等手段,使映射功耗函数快速收敛,达到良好的全局寻优效果。     

片上网络

对片上网络的发展趋势进行了探讨,总结了它的技术特点,并着重分析了片上网络的体系结构。片上网络将继片上系统之后引发微电子领域的又一次革命。     

An efficient task mapping algorithm with power-aware optimization for network on chip

More and more cores are integrated onto a single chip to improve the performance and reduce the power consumption of CPU without the increased frequency. The cores are connected by lines and organized as a network, which is called network on chip (NOC) as the promising paradigm of the processor design. However, it is still a challenge to enhance performance with lower power consumption. The core issue is how to map the tasks to the different cores to take full advantages of the on-chip network. In this paper, we proposed a novel mapping algorithm with power-aware optimization for NOC. The traffic of the tasks will be analyzed. The tasks of the same application with high communication with the others will be mapped to the on-chip network as neighborhoods. And then the tasks of different applications are mapped to the cores step by step. The mapping of the tasks and the cores is computed at run-time dynamically and implement online. The experimental results showed that this proposed algorithm can reduce the power consumption in communication and the performance enhanced.     

Selected Crosstalk Avoidance Code for Reliable Network-on-Chip

With the shrink of the technology into nanometer scale, network-on-chip (NOC) has become a reasonable solution for connecting plenty of IP blocks on a single chip. But it suffers from both crosstalk effects and single event upset (SEU), especially crosstalk-induced delay, which may constrain the overall performance of NOC. In this paper, we introduce a reliable NOC design using a code with the capability of both crosstalk avoidance and single error correction. Such a code, named selected crosstalk avoidance code (SCAC) in our previous work, joins crosstalk avoidance code (CAC) and error correction code (ECC) together through codeword selection from an original CAC codeword set. It can handle possible error caused by either crosstalk effects or SEU. When designing a reliable NOC, data are encoded to SCAC codewords and can be transmitted rapidly and reliably across NOC. Experimental results show that the NOC design with SCAC achieves higher performance and is reliable to tolerate single errors. Compared with previous crosstalk avoidance methods, SCAC reduces wire overhead, power dissipation and the total delay. When SCAC is used in NOC, it can save 20% area overhead and reduce 49% power dissipation.     

Mesh跳步容错路由算法

随着芯片集成度的提高,基于片上系统[1]（SoC）的片上网络（NoC）已成为芯片设计的重点。随着IP核的增多,节点和链路的故障率大大增加,这就使得运用容错以提高系统的可靠性成为NoC的设计重点。本文在对传统NoC容错技术的基础上,基于2D-Mesh拓扑结构,提出一种基于转弯模型（Turn Model）的跳步容错算法（Hop-Fault-Tolerant,HFT）,并在OPNET仿真平台对其进行仿真和性能分析。     

An energy-efficient design of microkernel-based on-chip OS for NOC-based manycore system

The chip multiprocessor is the most prolific processor design because its many cores enhance system performance. Network on chip (NOC) has been proposed as a promising model to solve the connection problem of the cores. However, a new challenge consists of fully benefiting from the on-chip network and the cores. In this paper, we propose a novel energy-efficient design of a microkernel-based on-chip operating system for an NOC-based manycore system. The operating system (OS) is partitioned into the microkernel and the other OS modules. They are distributed on the network to provide services to the user programs. Our experimental results show that our design can improve system performance with reduced power consumption.     

基于人工神经网络的NoC智能动态链路管理方法

功耗是片上网络(NoC)主要限制因素,链路状态的选择性开/关切换算法可降低电路级和系统级的链路功耗,这些算法大多集中于一个简单的静态阈值触发机制,该机制决定了是否应该打开或关闭链路;为解决上述触发机制存在诸多限制,提出了一种针对NoC的人工神经网络(ANN,artificial neutral network)作为动态链路功耗管理方法,该方法基于对系统状态的有监督在线学习,通过使用小型可扩展的神经网络来关闭和打开链路,从而提高预测能力;基于人工神经网络的模型利用了非常低的硬件资源,并且可以集成在大型网状和环面NoC中;通过对不同网络拓扑上各种综合流量模型的仿真结果表明,与静态阈值计算相比,该方法在较低的硬件支出下可以节省功耗;可为解决链路管理NoC中的功耗问题提供思路。     

Performance comparison of some shared memory organizations for 2D mesh-like NOCs

While the research community has already studied a considerable amount of techniques related to achieving high bandwidth, good reliability, low power consumption, certain quality of service in communication on networks on chip (NOC) especially with artificial communication patterns, a little attention has paid to the effects of memory organizations to performance of computing engines employing NOCs with real parallel workloads. In this paper we compare the performance of some shared memory organizations for chip multiprocessors (CMP) employing advanced homogeneous 2D-mesh-like NOCs and making use of emulated shared memory and non-uniform memory access models. The evaluated techniques range from applying different hashing functions to elimination methods of speed difference between processing resources and memories, and from access methods to latency hiding and concurrent memory access support techniques. Tests are performed on our CMP/NOC framework with simple but real parallel programs that can be directly used as building blocks of larger explicitly parallel applications.     

片上网络:一种新兴的片上系统设计方法

本文主要探讨了片上网络目前的发展状况和趋势,对比其他网络总结了片上网络的优缺点,并着重分析了片上网络的拓扑结构、通信方式。     

基于二维Mesh结构片上网络的路由策略方法研究

片上网络和网络编码均为近些年迅速发展的研究方向,片上网络在超大规模集成电路设计领域有着广阔的应用前景,网络编码在提升网络吞吐量和均衡网络负载方面有着其它方法不可比拟的优势。本文将网络编码的思想在2D-Mesh片上网络上做了探索性研究,并基于2D-Mesh结构提出了一种框架性的路由策略方法。结论表明,该策略具有良好的兼容性,并在多播应用环境下会有一定的性能提升,并且该框架性的路由策略具有很强的可移植性,可以应用于其它结构下的片上网络。     

mesh优先级容错路由

随着深亚微米技术的发展,片上网络（Network on Chip,NOC）已成为芯片设计的热点。单位面积晶体管的急剧增多,给NOC可靠性带来了挑战。当节点或链路出现故障时,如何实现容错,提高系统可靠性成为NOC设计的重点。在对NOC容错技术进行简要介绍的基础上,利用现有mesh拓扑结构和维序路由算法,提出一种全新的基于优先级的mesh容错路由算法（fault-tolerant routing in mesh based on priority,PR算法）,并采用OPNET仿真平台对算法进行仿真和性能对比。