高速乘法器的􀀂 性能比较

对基于阵列乘法器、修正布斯算法（MBA）乘法器、华莱士（WT）乘法器和MBA－WT混合乘法器的四种架构的32位乘法器性能进行了比较，在选择乘法器时，应根据实际应用，从面积、速度、功耗等角度权衡考虑。     

定点符号高速乘法器的设计与FPGA实现

文章系统地研究了符号定点高速乘法器的实现算法和结构，采用了修正布斯算法，华莱士压缩树．4：2压缩器，伪4：2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器，在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能，在VertexII-xc2v1000实现了该乘法器，频率可达62．27MHz。每秒钟可完成6227万次16位的符号乘法。     

数字信号处理器中阵列乘法器的研究与实现

文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器，在此基础上提出了一种改进的阵列乘法器结构．通过生成多位的部分积，大大减少进位传输的延迟，提高乘法器的速度，并通过对三种结构的实现效率进行对比得到了验证。     

采用FPGA实现的8位高速并行乘法器

利用Altera公司的MAX PLUSⅡ软件及FPGA器件中的FEX10K10芯片来实现8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。要用FPGA设计电路大在缩短了设计周期，降低了开发成本。     

一种可重构的高速流水线乘法器

本文针对在语音、视频等信号处理中出现的变速率信号处理,提出了一种新型的高速高效可重构流水线乘法器电路,并在0.25μm工艺条件下对电路进行了仿真.该电路通过控制流水级数处理变速信号,可有效地节约电路资源约34%,同时可保证频率达1.8GHz的高运算速度.     

32位浮点阵列乘法器的设计及算法比较

讨论了乘法器用于补码运算的几种算法。通过比较，发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下，都可以用统一的步骤来完成乘法运算，而立无需对乘积作任何修王，这极大地提高了乘法器的运算速度。结合改进型Booth算法，设计了一个高性能32位浮点阵列乘法器，它能在单个时钟周期内完成一次24位整数乘或32住浮点乘。该乘法器适于VLSI实现，巳被应用于DSP芯片设计之中。     

数字阵列乘法器的算法及结构分析

对数字阵列乘法器的移位加算法、Pezaris算法、Baugh-Wooley算法的性能进行了分析,讨论其各自的特点;指出进一步提高并行快速乘法器性能的研究重点。     

一种高速低功耗可重构流水线乘法器

文章针对在语音、视频等多媒体信号处理中出现的可变速率信号，设计了一种新型的高速低功耗可重构流水线乘法器电路，该电路可通过改变流水级数使运算频率与待处理的信号频率相匹配，明显地降低了功耗、提高了效率。并在0．25μm CMOS工艺条件下对该电路性能进行了仿真、分析、比较。在保证最大频率为1．04GHz的高运算速度情况下，最多可节约电路功耗36％。     

一种适于VLSI实现的并行乘法器结构

本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

54位高速冗余二进制乘法器的设计

冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程,并利用并行前缀/进位选择混合加法器对RB-NB转换器进行优化设计.采用Verilog HDL对乘法器进行描述,并在ModelSim平台上进行仿真验证,在SMIC 0.18mm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行综合,得到54bRB乘法器的延时可达到3.97ns,面积是409 293mm2.     

一种可嵌入MCU的8位高速乘法器的设计

介绍了一种可嵌入微控制器的8位乘法器的设计.采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积.整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18 μm标准单元库,由Synopsys的DC进行逻辑综合.结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz.     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

基为16的高速Montgomery模乘法器VLSI设计

针对Tenca-Todorov-Koc提出的基为8,按字运算的Montgomery乘法器提出了一种改进方案.该方案在不增加硬件开销的基础上采用基为16的设计,相比Tenca-Todorov-Koc的设计,平均性能提高26%.同时,在硬件上一方面通过调整数据通路以缩短关键路径延迟,达到时钟频率的提升;另一方面,在FIFO设计中对输入数据进行预处理,最终能节省一半的存储器开销.改进后的设计能应用于各种长度的模乘运算和RSA加密.最后,采用上述设计思想,基于0.25μm CMOS标准单元工艺,设计了一款2 048bit的RSA测试芯片.该芯片在125MHz的时钟频率下做一次2 048bit模幂的时间为28ms.     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

一种通用的有限域乘法器的设计与实现

本文介绍了一种基于多项式基的有限域乘法的算法原理,此算法适用于任何本原多项式,因此是通用的.并在此基础上提出了一种新的有限域乘法器电路架构,其结构规正,易于扩展,适合工程实现,尤其适用于差错控制码领域的应用.设计结果表明,本实现方法在速度和面积上都优于传统的基于多项式基的LSB递归算法.     

一种新颖的可重组乘法器设计

乘法器是数字信号处理和媒体处理中应用最多，硬件面积最大的执行部件。文章提出了一种新颖的可重组乘法器的设计方法，并与常规的可重组乘法器结构进行了比较。可重组乘法器可以通过控制分别完成32位、16位及8位乘法。     

一种双精度浮点乘法器的设计

设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积，用阵列和树的混合结构实现对部分积的相加，同时，还采用了快速的四舍五入算法，以提高乘法器的性能。把设计的乘法器分为4级流水线，用FPGA进行了仿真验证，结果正确；并对FPGA实现的时序结果进行了分析。     

DSP专用高速乘法器的设计

介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.