一种新型异步ACS的CMOS VLSI设计

介绍一种新型异步 ACS(加法器 -比较器 -选择器 )的设计。一种异步实现结构的异步比较器 ,并通过异步加法单元、比较单元和选择单元的异步互连 ,构成了异步 ACS。在异步 ACS的性能分析时采用了一种基于多延迟模型的新方法 ,建立了异步加法器和比较器的多延迟模型 ,通过逻辑仿真 ,得到异步 ACS的平均响应时间为 3 .66ns,最长响应时间为 8.1 ns。由此可见 ,异步 ACS在性能方面较同步 ACS存在优势。     

异步集成电路C标准单元的设计与实现

目前异步集成电路设计所面临的主要问题之一是缺乏基于标准单元的设计流程,几乎所有的异步设计都是基于全定制设计技术.要实现基于标准单元的设计流程,首先要提供异步标准单元.本文提出了一种异步标准单元的设计流程,设计实现了两种兼容已有标准单元库标准的异步集成电路C单元,并对其进行了性能优化.最后给出了两种C标准单元的SPICE模拟分析结果.     

一种适用于通信系统的异步加-选择-比较器

介绍了一种适用于Viterbi解码器的异步ACS(加法器-比较器-选择器)的设计.它采用异步握手信号取代了同步电路中的整体时钟.给出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路.采用全定制设计方法设计了一个异步4-bit ACS,并通过0.6μm CMOS工艺进行投片验证.经过测试,芯片在工作电压5V,工作频率20MHz时的功耗为75.5mW.由于采用异步控制,芯片在"睡眠"状态待机时不消耗动态功耗.芯片的平均响应时间为19.18ns,仅为最差响应时间23.37ns的82%.通过与相同工艺下的同步4-bit ACS在功耗和性能方面仿真结果的比较,可见异步ACS较同步ACS具有优势.     

一种适用于通讯系统的异步加-选择-比较器(英文)

介绍了一种适用于Viterbi解码器的异步ACS(加法器比较器选择器)的设计.它采用异步握手信号取代了同步电路中的整体时钟.给出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路.采用全定制设计方法设计了一个异步4 -bit ACS,并通过0 .6μm CMOS工艺进行投片验证.经过测试,芯片在工作电压5V,工作频率20MHz时的功耗为75. 5mW.由于采用异步控制,芯片在“睡眠”状态待机时不消耗动态功耗.芯片的平均响应时间为19 .18ns,仅为最差响应时间23 .37ns的82%.通过与相同工艺下的同步4 -bit ACS在功耗和性能方面仿真结果的比较,可见异步ACS较同步ACS具有优势.     

一种新型异步数据通路性能分析方法

介绍了一种新型的异步数据通路性能分析方法。这种方法在进行性能分析时基于多延迟模型、SPICE和逻辑仿真 ,可以作为异步数据通路设计和分析的一种有效工具。为了进一步的阐述和验证这种分析方法 ,文中举例分析了 4比特和 8比特异步比较器。     

三输入异步电路控制单元的设计实现

提出了一种新型多输入异步电路控制单元的设计方案,分析了电路的工作原理,基于0.6 μm的标准CMOS工艺实现了该电路的管级电路设计,介绍了如何根据具体应用要求调节电路参数.最后,针对不同的负载和延时情况给出了HSPICE 的仿真数据和对比曲线.仿真结果表明,该单元的最高工作频率可以达到约1.8 GHz.     

异步集成电路设计的研究与进展

回顾了异步集成电路设计发展的历史,阐述了当前异步集成电路重新引起重视的原因,总结了异步集成电路的优势,并对异步集成电路设计方法进行了简要地概括,介绍了实用的异步集成电路芯片,最后分析了异步集成电路面临的挑战,并揭示了它今后的发展方向.     

采用异步实现的快速傅里叶变换处理器

介绍一种采用异步实现结构的快速傅里叶变换处理器,该处理器的控制采用本地握手信号取代传统的系统时钟。给出了处理器中异步加法器的电路结构,设计了一个采用Booth译码Wallace tree结构的异步乘法器。通过对一个8点的异步快速傅里叶变换处理器进行电路仿真,得到该处理器完成一次变换的平均响应时间为31.15 ns,仅为最差响应时间42.85 ns的72.7%。可见,采用异步方式的快速傅里叶变换处理器在性能方面较同步处理器存在优势。     

一种异步快速傅立叶变换处理器设计

针对一种异步实现结构的异步快速傅立叶变换处理器,给出了处理器中异步加法器的电路和异步乘法器的结构．该异步快速傅立叶变换处理器采用本地的握手信号代替了传统的整体时钟．通过对一个8点的异步快速傅立叶变换处理器电路仿真,得到该处理器的平均响应时间为31．15ns,仅为最差响应时间42．85ns的72．7％．由此可见,异步快速傅立叶变换处理器在性能方面较同步处理器存在优势。     

低功耗异步LDPC解码器运算通路设计

本文设计了异步LDPC解码器运算通路,利用异步电路减少信号到达时间不一致引起的毛刺和时钟引起的功耗.利用输入数据的统计特性设计了运算通路中的主要运算单元,减少了冗余运算.本文还实现了同步运算通路和基于门控时钟的运算通路作为比较.三种设计采用相近的架构,在0.18μm CMOS工艺下实现相同的功能.仿真结果表明,提出的异步设计功耗最小,相比于同步设计和基于门控时钟设计,分别节省了42.0%和32.6%的功耗.虽然性能稍逊于同步设计,但优于门控时钟设计.其中,同步设计的延时是1.09ns,基于门控时钟的设计延时是1.61ns,而异步设计则是1.20ns.     

An Asynchronous Implementation of Add-Compare-Select Processor for Communication Systems

A novel asynchronous ACS(add-compare-select) processor for Viterbi decoder is described.It is controlled by local handshake signals instead of the globe clock.The circuits of asynchronous adder unit,asynchronous comparator unit,and asynchronous selector unit are proposed.A full-custom design of asynchronous 4bit ACS processor is fabricated in CSMC-HJ 0.6μm CMOS 2P2M mixed-mode process.At a supply voltage of 5V,when it operates at 20MHz,the power consumption is 75.5mW.The processor has no dynamic power consumption when it awaits an opportunity in sleep mode.The results of performance test of asynchronous 4bit ACS processor show that the average case response time 19.18ns is only 82% of the worstcase response time 23.37ns.Compared with the synchronous 4bit ACS processor in power consumption and performance by simulation,it reveals that the asynchronous ACS processor has some advantages than the synchronous one.     

脉冲异步时序电路分析与设计中应注意的两个问题

讨论了脉冲异步时序电路分析与设计中的一些问题,指出了状态信号反馈对触发器时钟信号的影响和传输延迟状态转换的影响。     

新型异步树型仲裁器设计

树型仲裁器是异步电路中常用的电路,它的性能和鲁棒性对整个系统有很大的影响.针对以往树型仲裁器在设计和应用方面存在的问题,设计并实现了一种新型异步树型仲裁器,提高了异步树型仲裁器的鲁棒性.该仲裁器采用了插入差分电路和隔断两级逻辑电路的方法,避免了毛刺的出现.通过重新设计C单元,避免了现有树型仲裁器的死锁问题.在CSMC 0.5μmCMOS工艺下,该仲裁器的最短数据传输时间为4.37 ns,电路平均功耗为50.815 nW.     

Synchronous Full-Scan for Asynchronous Handshake Circuits

Handshake circuits form a special class of asynchronous circuits that has enabled the industrial exploitation of the asynchronous potential such as low power, low electromagnetic emission, and increased cryptographic security. In this paper we present a test solution for handshake circuits that brings synchronous test-quality to asynchronous circuits. We add a synchronous mode of operation to handshake circuits that allows full controllability and observability during test. This technique is demonstrated on some industrial examples and gives over 99% stuck-at fault coverage, using test-pattern generators developed for synchronous circuits. The paper describes how such a full-scan mode can be achieved, including an approach to minimize the number of dummy latches in case latches are used in the data path of the handshake circuit.