基于FPGA的算术逻辑单元设计

介绍了一种使用可编程逻辑器件FPGA和VHDL语言进行ALU设计的方法。并在加法器模块的设计中使用了超前进位的方法。使得所设计的ALU具有很好的稳定性和较高的速度。     

FPGA/CPLD可编程逻辑器件的发展前景

1　引言可编程器件即部分功能可由软件程序更改的器件 ,主要有Ｘｉｌｉｎｘ公司的ＦＰＧＡ器件系列和Ａｌｔｅｒａ公司的ＣＰＬＤ器件系列 ,它们开发较早 ,占用了较大的ＰＬＤ市场。随着数字逻辑系统功能复杂化的需求 ,集成电路本身在不断地进行更新换代。 10年前 ,其规模为每平方英寸 1万个门电路 ;现在已达到平均每平方英寸10 0万个门电路 ,因而出现了现场可编程逻辑器件(ＦＰＬＤ) ,其中应用最广泛的当属现场可编程门阵列(ＦＰＧＡ)和复杂可编程逻辑器件 (ＣＰＬＤ)。这里的ＦＰ ＧＡ/ＣＰＬＤ实际上就是一个子系统部件 ,这种芯片受到世…     

CPLD和FPGA：高密度可编程逻辑器件的比较

近年来,随着新的器件和结构的引入,高密度可编程器件(HC-PLD——High-Capacity pfo-grammable logic device)的市场有了显著的扩展.这些新的器件为设计提供了更大的灵活性,同时,也要求设计工程师能从中找出最适合其应用的器件.正确的器件选择能使产品和市场成功,而选择器件的失误则会导致设计受阻.为了作出正确的选择,设计师要对各种不同的HCPLD器件——尤其是复杂可编程器件(CPLD)与现场可编程门阵列(FPGA)——的特点和局限性有足     

现场可编程逻辑门阵列（FPGA）技术及其应用

本文阐述了现场可编程逻辑门阵列（ＦＰＧＡ）技术的基本概念、原理及其进展，并介绍了作者在应用ＦＰＧＡ技术中所获得的点滴经验与体会。     

用分离栅极闪存单元实现可编程逻辑阵列

我们开发了一种新型可配置逻辑阵列测试结构,它采用高度可伸缩且兼具功耗低和配置时间短两大优势的第3代分离栅极闪存单元。此分离栅极Super Flash配置元件(SCE)已通过90nm嵌入式闪存技术进行了演示。得到的SCE消除了对深奥的制造工艺、检测和SRAM电路的需求,并缩短了可编程阵列(PA)(例如,FPGA和CPLD)的配置时间。此外,SCE本身还具有SST分离栅极闪存技术的优点,包括紧凑的区域、低电压读操作、低功耗多晶硅间(pol y-t o-pol y)擦除、源极侧通道热电子(SSCHE)注入编程机制以及超高的可靠性。     

一种适于数据通路应用的高性能可编程逻辑单元

本文提出了一种适于数据通路应用的快速可编程逻辑单元 .该单元采用功能增强的MUX结构 ,在配置为异或 同或 多路选择器 (XOR XNOR MUX)结构时 ,只用一个单元的开销就可实现一位全加器、基本乘法单元等适于数据通路应用的功能 .该单元还能实现全部 3输入逻辑和部分 4～ 7输入逻辑 ,也是一种满足通用逻辑应用的结构 .这种单元的组合逻辑部分只采用了 3个 2选 1多路选择器 (2 :1MUX)和两个功能增强的输入可反相编程的多路选择器(2 :1EMUX) ,有效地节省面积和提高了速度 .HSPICE模拟分析表明 ,在 5V、0 6 μm工艺条件下 ,该单元的最大时延小于0 6ns,进位时延小于 0 1ns.其性能、速度和面积优势非常明显     

一种FPGA新型逻辑单元结构的设计

提出了一种FPGA可编程逻辑单元的新结构,该结构具有较多的输入端数和输出端数,并加入了专用的快速进位逻辑、专用级联链等功能,使得这种结构可用来实现任意4输入的逻辑函数和某些高达11个变量的输入函数;这种结构还可同时实现两个任意3输入的逻辑函数或最多5输入的某些函数,而且也能实现快速的进位计算和高扇入的逻辑运算.与目前一些商业FPGA的逻辑结构进行比较表明,本文提出的单元结构不仅具有较高的资源利用率,而且在性能和函数实现能力上都有较大的优势.     

FPGA内部逻辑单元的内建自测试方法研究

本文针对FPGA内部的可编程逻辑资源测试问题,阐述了基于扫描链的FPGA内部逻辑单元的内建自测试方法.研究了该方法在构建过程中应注意的事项,以及故障定位方法等,能够实现FPGA内部的逻辑资源遍历测试,具有简单易行、高效、低成本的优点.     

FPGA高性能查找表的设计与实现

从电路角度探讨了查找表(LUT)实现原理,基于双相不交叠时钟,设计实现了一种LUT,能高效地完成移位寄存器与RAM的功能扩展。基于SMIC0.25μmCMOS工艺优化设计了对应的版图,给出了相应的HSPICE仿真结果。此电路结构增强了逻辑块的性能,提高了FPGA的整体效率与灵活性,已被应用于FPGA的设计中。     

A Full Coverage Test Method for Configurable Logic Blocks in FPGA

FPGA＇s conflgurability makes it difficult for FPGA＇s manufacturers to fully test it. In this paper, a full coverage test method for FPGA＇s Conflgurable logic blocks （CLBs） is proposed, through which all basic logics of FPGA＇s every CLB can be fully tested. Innovative test circuits are designed using FPGA＇s internal resources to build Iterative logic arrays （ILAs） for Look-up tables （LUTs）, distributed random access memories, configurable registers and other logics. The programmable interconnects needed to connect CLBs in these test circuits are also repeatable, making the configuration process much easier and the test speed much faster. The test method is transplantable and independent of FPGA＇s array size, so it can be applied to the test of different FPGAs. Xilinx＇s Virtex FPGA is taken as an example to explain our method, where only 19 test configurations are needed to achieve 100% coverage for all CLBs. To evaluate the test method reliably and guide the process of test vectors generation, a fault simulator- Turbofault is used to simulate FPGA＇s test coverage.     

Configurable memristive logic block for memristive-based FPGA architectures

This article proposes a Configurable Memristive Logic Block (CMLB) that comprises of novel memristive logic cells. The memristive logic cells are constructed from memristive D flip-flop, 6-bit non-volatile look-up table (NVLUT), and multiplexers. The memristive logic cells are interconnected using memristive switch matrix cells to form the CMLB. The CMLB is then used to construct a memristor-based FPGA architecture. The proposed CMLB shows a reduction of 8.6% of device area and 1.094 times lesser critical path delay against the SRAM-based FPGA architecture. Against similar CMOS-based circuits, the memristive D flip-flop provides switching speed of 1.08 times faster, the NVLUT reduces power consumption by 6.25 nW, and the memristive logic cells reduce device area by 60.416 µm². In this research work also, various memristor-based FPGA architectures found in the literature are compared against the SRAM-based FPGA architecture.     

M4K块移位寄存器数据读进方式的逻辑分析仪设计

采用Altera公司的Cyclone系列EP1C3T144C8作为控制芯片,QuartusⅡ为软件平台,用硬件描述语言设计了一个具有变频采样时钟和16路采样通道,基于VGA显示的逻辑分析仪.该设计方案利用FPGA内部的M4K块作为移位寄存器不断地进行读进数据的方式,提高了工作速度、性能稳定性以及分析的范围和质量.该逻辑...     

FPGA逻辑块管脚分布的研究

通过CAD实验对FPGA的逻辑块管脚分布进行了研究。结果表明,不管是正方形还是矩形FPGA,四周型分布均能获得比上下型分布更好的布线面积,且四周型分布的正方形FPGA有最好的面积有效性。另外一个重要结论是,对于列数／行数位于1．5和3．5之间的矩形FPGA,上下型分布的面积有效性近似于四周型分布。     

基于DA算法的二维DCT的FPGA实现

研究了一种采用现场可编程门阵列(FPGA)实现超高性能二维离散余弦变换(DCT)的方法。在DCT算法结构上利用了变换的可分离性和行列的可分解性采用行列分解的方法将二维DCT转换为2个串行的一维DCT实现,同时采用了基于分布算法(Distributed Arithmetic)的乘法累加结构,从而极大地减少了硬件资源需求,提高了运算速度,使图像处理的实时性得到了大幅提高。最后还给出了FPGA的实现和仿真结果。     

基于FPGA的可配置IIC总线接口设计

针对传统IIC总线接口的FPGA设计可重用性不高的问题,提出了一种基于FPGA的可配置IIC总线接口设计方案。该方案采用同步有限状态机设计方法和硬件描述语言Verilog HDL, 对IIC总线的数据传输时序进行模块化设计,采用Signal Tap II对设计模块进行仿真验证。实验结果表明,该设计接口作为一种主控制器接口,可实现与具有IIC总线接口的从机器件100kb/s和400kb/s的可靠数据传输。该方案具有可重用度高、可配置性强、控制灵活等优点,并已成功运用于工程实践中。     

一种基于可配置共享寄存器堆的多核处理器核间数据交换结构设计

针对多核体系架构提出了一种利用可配置共享寄存器堆实现多核处理器核间数据交换的结构,详细介绍了该结构的各组成部分及其实现机制,并对该结构的性能做出了相应的评估.     

基于可编程计数器的时序逻辑电路设计

介绍了基于MSI可编程计数器74LS161的时序逻辑电路设计技术,目的是探索MSI可编程计数器实现一般时序逻辑电路的扩展应用方法,即以计数器Q3,Q2,Q1,Q0端的代码组合表示时序逻辑电路的各个状态,由输入变量控制计数器的EP,ET及LD端,综合利用计数、置数、保持功能,使计数器的状态变化满足所要求的时序,用计数功能实现＂次态=现态＋1＂的二进制时序关系,用置数功能实现＂次态=预置数＂的非二进制时序关系,用保持功能实现＂次态=现态＂的自循环时序关系。所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法。