0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺,设计了一种基于增益增强技术的折叠式共源共栅运算放大器,并采用衬底校准技术增大了运放的输入摆幅,可用于13位30MHz采样频率的流水线模数转换器,分析了受流水线性能限制的运放性能.仿真结果表明运放在1V的输入摆幅下开环增益大于100dB,8.5pF负载电容下单位增益带宽为322MHz,功耗仅为1.9mW.     

0.18μm数字CMOS工艺下的高增益运算放大器设计

基于SMIC 0.18μm数字CMOS工艺,设计了一种基于增益增强技术的折叠式共源共栅运算放大器,并采用衬底校准技术增大了运放的输入摆幅,可用于13位30MHz采样频率的流水线模数转换器,分析了受流水线性能限制的运放性能.仿真结果表明运放在1V的输入摆幅下开环增益大于100dB,8.5pF负载电容下单位增益带宽为322MHz,功耗仅为1.9mW.     

一个高性能低功耗10位30MS/s流水线A/D转换器

介绍了一个10位30M采样率流水线A/D转换器，通过采用运放共享技术和动态比较器，大大降低了电路的功耗. 在采样保持电路中使用一种新颖的自举（bootstrap）开关，减小了失真，使得电路在输入信号频率很高时仍具有很好的动态性能. 还提出了一种新的偏置电路结构，为增益提高运放提供了一个稳定且精确的偏置，使得增益提高运放具有较大的电压摆幅. 在30MHz采样时钟，29MHz输入信号下测试，可以得到9.16bit有效位的输出，在输入信号为70MHz时，仍然有8.75bit有效位. 电路积分非线性的最大值为0.     

一款高增益、低功耗、宽带宽全差分运放设计

基于SMIC 0.18μm工艺模型设计了一种低电压1.8 V下的高增益、低功耗、宽输出摆幅、宽带宽的运算放大器电路。采用增益自举技术的折叠共源共栅结构极大地提高了增益,并采用辅助运放电流缩减技术有效地降低了功耗,且具有开关电容共模反馈(SC-CMFB)电路。在Cadence spectre平台上仿真得到运放具有极高的开环直流增益(111.2 d B)和1.8 V的宽输出摆幅,单位增益带宽576 MHz,相位裕度为58.4°,功耗仅为0.792 m W,在1 p F的负载时仿真得到0.1%精度的建立时间为4.597 ns,0.01%精度的建立时间为4.911 ns。     

一种高速高增益CMOS运算放大器的设计

设计了一种应用于采样保持电路中高速高增益运算放大器。该运放采用全差分增益提高型共源共栅结构。在输入信号通路上加入适当的补偿电容,消除了零极点对对运放建立时间的影响,同时对主运放的次极点进行了优化,改进了相位裕度。采用0.35μmCMOS工艺仿真,结果表明,运放的开环直流增益达到106dB,单位带宽为831MHz（负载电容8pF）,相位裕度为60.5°,压摆率为586V/μs,满足12位50MS/s流水线ADC中采样保持电路性能要求。     

低电压高速CMOS全差分运算放大器设计

设计了一种低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构、连续时间共模反馈电路以及低压宽摆幅偏置电路,以实现在高稳定性下的高增益带宽、大输出摆幅。在Cadence环境下,基于TSMC 0.25μm CMOS标准工艺模型,对电路进行了spectre仿真。在2.5V电源电压下,驱动1pF负载时,开环增益71.6dB,单位增益带宽501MHz,功耗4.3mW。     

一种10位160 MS/s采样保持电路的设计

设计了一种用于流水线型A/D转换器的10位160 MS/s CMOS采样保持器.电路采用电容翻转式结构,以及运用增益提高技术(gain-boosting)的折叠式共源共栅放大器,以满足高速、高精度的要求;优化采样电容和运算放大器指标,以保证噪声容限和线性指标;优化辅助运放,从而保证运放的稳定性.HSPICE仿真结果表明,在78.83 MHz输入信号、160.34 MHz工作频率下,输出信号的无杂散动态范围为77.3 dB.     

一种应用于14位ADC的运算跨导放大器

基于SMIC 0.18 μm标准CMOS工艺,设计了一种应用于40 MHz采样频率的14位高精度流水线ADC电路的运算跨导放大器,包括增益级电路、前馈级电路、共模反馈及偏置电路。放大器的输入增益级采用带正反馈环路的增益自举技术,在低频时实现了较高的增益。区别于传统频率补偿技术,使用一种新型无密勒电容的前馈频率补偿方案,实现了在不同工作状态下的频率补偿。仿真结果表明:在3 V电源电压下,运放的直流增益为156 dB,单位增益带宽积为1.03 GHz,输出摆幅为2.5 V,建立时间为9.3 ns,可满足高精度流水线ADC性能要求。     

一种用于开关电容电路的高性能运算放大器

设计了一种高性能BCMOS全差分运算放大器.该运放采用复用型折叠式共源共栅结构、开关电容共模反馈以及增益增强技术,在相同功耗和负载电容条件下,与传统CM0S增益增强型运算放大器相比,具有高单位增益带宽、高摆率及相位裕度改善的特点.在Cadence环境下,基于Jazz 0.35μm BiCMOS标准工艺模型,对电路进行Spectre仿真.在5 V电源电压下,驱动6pF 负载时,获得开环增益为115.3 dB、单位增益带宽为161.7 MHz、开环相位裕度为77.3°、摆率为327.0 V/μm、直流功耗(电流)为1.5 mA.     

负阻负载和复制运放增益增强技术相结合的低电压低功耗高增益端到端输出范围运算放大器

设计了一种低电压低功耗高增益端到端运算放大器.为了提高运放的直流增益,采用了复制运放增益增强技术,这种技术的特点是在提高增益的同时不影响输出摆幅,非常适合低电压场合.该运放采用0.18μm标准CMOS工艺,工作电压为1V.仿真结果表明,在5pF负载电容下所获得运放的直流增益达到65.9dB,增益带宽积为70.28MHz,相位裕度为50°,静态功耗为156.7μW.     

负阻负载和复制运放增益增强技术相结合的低电压低功耗高增益端到端输出范围运算放大器

设计了一种低电压低功耗高增益端到端运算放大器.为了提高运放的直流增益,采用了复制运放增益增强技术,这种技术的特点是在提高增益的同时不影响输出摆幅,非常适合低电压场合.该运放采用0.18μm标准CMOS工艺,工作电压为1V.仿真结果表明,在5pF负载电容下所获得运放的直流增益达到65.9dB,增益带宽积为70.28MHz,相位裕度为50°,静态功耗为156.7μW.     

低功耗轨至轨CMOS运算放大器设计

设计了一个1.5 V低功耗轨至轨CMOS运算放大器。电路设计中为了使输入共模电压范围达到轨至轨性能,采用了NMOS管和PMOS管并联的互补差动对输入结构,并采用成比例的电流镜技术实现了输入级跨导的恒定。在中间增益级设计中,采用了适合在低压工作的低压宽摆幅共源共栅结构;在输出级设计时,为了提高效率,采用了简单的推挽共源级放大器作为输出级,使得输出电压摆幅基本上达到了轨至轨。当接100 pF电容负载和1 kΩ电阻负载时,运放的静态功耗只有290μW,直流开环增益约为76 dB,相位裕度约为69°,单位增益带宽约为1 MHz。     

一种低功耗高增益复合共源共栅放大器

基于TSMC 0.25 μm工艺,设计了一种复合共源共栅两级CMOS运算放大器.与传统CMOS运算放大器相比,该运放利用MOS管工作在弱反型区时跨导较大、工作电流较小的特点,有效提高了运放的增益,同时降低了功耗,提高了输出电压摆幅.运放结构简单,降低了补偿难度,3.5 pF的补偿电容就可以支持运放稳定工作.仿真与实验数据表明,设计的运算放大器直流增益可达110 dB以上,功耗为110 μW.     

一种恒跨导轨对轨CMOS运算放大器的设计

设计了一种新颖的恒跨导轨对轨CMOS运算放大器结构。输入级采用轨对轨的结构,在输入级采用4个虚拟差分对管来对输入差分对的电流进行限制,使运放的输入级跨导在工作范围内保持恒定。输出级采用前馈式AB类输出结构,以使输出达到全摆幅。仿真结果显示,在5 V电源电压和带有10 pF电容与10 kΩ电阻并联的负载下,该运放在共模输入范围内实现了恒跨导,在整个共模输入范围内跨导变化率仅为3%,输出摆幅也达到了轨对轨全摆幅,运放的开环增益为108.5 dB,增益带宽积为26.7 MHz,相位裕度为76.3°。     

低功耗满幅恒跨导CMOS运算放大器设计

采用"最小电流选择技术"和前馈无截止型AB类输出结构,在Chartered 0.35μmCMOS工艺下设计了一种基于片上系统应用的低功耗、高增益恒跨导满幅运算放大器。基于Bsim3v3 Spice模型,用Hspice对整个电路进行仿真,工作电压为3V,直流开环增益125dB,相位裕量74.8°,单位增益带宽33.8MHz,静态功耗0.6mV,压摆率6V/μs,输入级跨导在共模输入电压范围内只有2.34%的变化,运放版图有效面积0.026mm2,与国内外文献介绍的满幅恒跨导电路相比,文中设计的运放有较好的性能。     

一种高增益带宽积高摆率运算跨导放大器

运算放大器(OTA)是模拟和混合信号集成电路中重要的构成模块，在各类电路中有着广泛的应用，人们希望运算放大器能以低电源电压运行的同时保持高增益带宽积，这就对运算放大器的性能提出了一定的要求，对此，基于折叠式共源共栅结构提出了一种高增益带宽积高摆率的运算跨导放大器。该OTA基于0.18μm CMOS工艺设计，电路主要包含自适应偏置电路、反馈回路、折叠式共源共栅运算放大器等模块，利用自适应偏置电路代替差分输入对的尾电流源，提升动态电流和增益带宽积，通过反馈回路进一步提升电路性能。利用Cadence软件对电路进行仿真，仿真结果表明，在其他指标变化不大的前提下，该运放的增益带宽积和摆率相较于传统的折叠式共源共栅结构分别约提升了9倍和10倍。     

一种具有基极补偿技术的高速运算放大器

介绍了一种基于高速互补双极型工艺设计的宽带高速运算放大器。该运放输入级采用折叠式共射-共基结构能够增大输入级带宽,改进型威尔逊电流镜作为有源负载将差分输入信号转换为单端输出信号,并提高输入级差分增益;通过基极补偿技术补偿输入对管基极电流,降低输入偏置电流,提高运放精度。输出级采用双缓冲AB类输出级,能够消除交越失真,提高运放带负载能力,并为负载提供较大功率。Spectre仿真结果表明：在±15 V,25℃,1 kΩ负载电阻和10 pF负载电容条件下输入偏置电流为34.8 nA,静态电流≤8 mA,单位增益带宽365 MHz,压摆率428.1 V/μs, 0.01%精度建立时间为42.3 ns。     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种带有增益提高技术的高速CMOS运算放大器设计

设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构,利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度,100 MS/s采样频率的高速流水线（Pipelined）ADC的运放。设计基于SMIC 0.25μm CMOS工艺,在Cadence环境下对电路进行Spectre仿真。仿真结果表明,在2.5 V单电源电压下驱动2 pF负载时,运放的直流增益可达到124 dB,单位增益带宽720 MHz,转换速率高达885 V/μs,达到0.1%的稳定精度的建立时间只需4 ns,共模抑制比153 dB。