深亚微米SOI工艺SoC设计中天线效应的消除

深亚微米SOI片上系统芯片(SoC)因其工艺特性,按照常规的布局布线(PNR)流程,出现了约一万个天线效应违规。介绍了一种在布局布线阶段不插入反偏二极管就可以消除大量天线效应违规的优化迭代流程。通过对天线效应的产生以及天线比率公式的分析,从线长和栅面积角度考虑天线效应的修复,结合自动布局布线设计工具SoC Encounter对这些因素的控制,可以在布局布线阶段消除天线效应的违规,并能与版图验证的结果保持一致。在一款通用抗辐照SoC芯片的设计中,应用该优化流程在布局布线阶段消除了设计中的天线效应违规,有效节约了芯片整体设计时间。     

超深亚微米物理设计中天线效应的消除

分析了超深亚微米物理设计中天线效应的产生机理以及基于超深亚微米工艺阐述了计算天线比率的具体方法。同时,根据天线效应的产生机理并结合时钟树综合提出了消除天线效应的新方法。此方法通过设置合理的约束进行时钟树综合,使得天线效应对时钟延时和时钟偏斜的影响降到最低,从而对芯片时序的影响降到最低。最后结合一款芯片的物理设计,该设计采用台积电(TSMC)65 nm低功耗(LP)工艺,在布局布线中运用所述的方法进行时钟树综合并且使得时钟网络布线具有最大的优先权。此方法有效地消除了设计中存在的天线效应,并且使得天线效应对时钟树的影响降到最低以及对时序的影响降到最小。     

深亚微米设计中天线效应的消除

分析了PAE效应(process antenna effect)的成因,并在此基础上提出了几种在深亚微米ASIC设计中消除PAE效应的方法.其方法应用于"龙芯-I CPU"的后端设计,保证了投片的一次成功.     

深亚微米设计中天线效应的消除

分析了 PAE效应 (process antenna effect)的成因 ,并在此基础上提出了几种在深亚微米 ASIC设计中消除PAE效应的方法 .其方法应用于“龙芯 - I CPU”的后端设计 ,保证了投片的一次成功     

超深亚微米IC设计中的天线效应

本文主要分析了超深亚微米集成电路设计中天线效应产生机理及其消除方法,同时还给出了天线比率的具体计算方法。将这些方法应用于雷达信号处理SOC芯片后端设计中,解决了设计中存在的天线效应问题,保证了一次流片成功。     

数百万门芯片设计的物理原型设计方法

本文介绍了一种数百万门SOC设计实现的方法,它基于在后端设计过程的前期创建一个物理原型。这个物理原型在传统的后端设计流程中某一阶段生成,与最终的设计具有很大的相关性。此物理原型可以成为许多设计实现方法优化的“桥梁”,它还改变了前端和后端的交接模型,在设计的早期就可参考物理信息,大大减少了迭代次数。层次化的设计方法也可以从优化物理原型的模块划分中获益。概述为了解决在数百万门深亚微米芯片物理设计实现中的收敛性问题,出现了许多新的设计工具。这些工具可以在深亚微米的尺度下考虑互连效应的影响。但随着芯片容量的增…     

光栅测量系统芯片后端物理设计与实现

阐述了一款光栅精密测量系统芯片“EYAS”的后端物理设计与实现。考虑到深亚微米工艺下的互连寄生效应，采用基于硅虚拟原型（SVP）的设计和迭代策略，以布线为中心，并适时进行全面的分析和迭代验证。采用“模拟IP”和改进的数模混合芯片设计流程，实现了模拟和数字部分的联合设计，保证了时序驱动下的持续收敛和可制造性。“EYAS”芯片采用HJTC 0．18μm工艺流片，并经板级测试成功；芯片工作频率为10MHz，正交信号采样率为1．25MHz，封装后芯片面积仅为1．5mm×2．0mm，各项功能正常稳定。以该芯片为控制内核，构建了光栅精密角度／位移测量系统，并应于火炮炮膛螺纹磨损度的精密测量。     

百万门系统级芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

基于SKILL语言的自动天线效应修复器设计

在深亚微米大规模集成电路设计和制造过程中,可靠性已经成为主要的挑战[1].文章关注一个重要的可靠性问题―天线效应.首先对天线效应进行分析,然后用SKILL语言设计了自动天线效应修复器.提出了版图层次坐标变换算法:把底层单元坐标属性转换到顶层统一的坐标系中,而不破坏其原有的层次化结构.该工具能在版图中自动修复天线效应,实践结果显示,修复率达90%以上.