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1.
为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。 相似文献
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多比特子DAC的电容失配误差在流水线AIX:输出中引入非线性误差,不仅严重降低AEK、转换精腰.而且通常的校准技术无法对非线性误差进行校准.针对这种情况,本文提出了一种用于16位流水线ADC的多比特子DAC电容失配校准方法.该设计误差提取方案在流片后测试得到电容失配误差.进而计算不同输入情况下电容失配导致的MDAC输出误差,根据后级的误差补偿电路将误差转换为卡乏准码并存储在芯片中,对电容失配导致的流水级输出误差进行校准.仿真结果表明.卡《准后信噪失真比SINAD为93.34 dB.无杂散动态范围SFDR为117.86 dB,有效精度EN()B从12.63 bit提高到15.26 bit. 相似文献
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为了降低电容型模数转换器(ADC)中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型(SAR)ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 m W,有效位数为13.45 bit,信噪失真比(SNDR)为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。 相似文献
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《半导体学报》2005,26(9)
对于流水线模数转换器(ADC),电容失配是一种主要的非线性误差源.为了减小电容失配误差,提出了一种电容失配校准的方法.该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项.基于所提出的方法,设计了一种0.6μm CMOS,13b,2MS/s的流水线ADC实验芯片.对所设计的实验芯片进行测试,得到了0.5LSB的DNL和2.5LSB的INL,并且当以614kHz的采样率对19.2kHz的输入进行转换时,得到了71.2dB的SFDR和64.1dB的SNDR,当以2MHz的采样率对125kHz的输入进行转换时,得到了70.6dB的SFDR和62.22dB的SNDR以上结果表明,ADC得到了超出电容匹配精度的线性度,证明了所采用的电容失配校准方法的有效性. 相似文献
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对于流水线模数转换器(ADC),电容失配是一种主要的非线性误差源. 为了减小电容失配误差,提出了一种电容失配校准的方法. 该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项. 基于所提出的方法,设计了一种0.6μm CMOS,13b, 2MS/s的流水线ADC实验芯片. 对所设计的实验芯片进行测试,得到了0.5LSB的DNL和2.5LSB的INL,并且当以614kHz的采样率对19.2kHz的输入进行转换时,得到了71.2dB的SFDR和64.1dB的SNDR,当以2MHz的采样率对125kHz的输入进行转换时,得到了70.6dB的SFDR和62.22dB的SNDR. 以上结果表明,ADC得到了超出电容匹配精度的线性度,证明了所采用的电容失配校准方法的有效性. 相似文献
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本文设计了用于14bit逐次逼近型模数转换器(SAR ADC)的DAC电路。针对该DAC,介绍一种全差分分段电容阵列结构以缩小DAC的版图面积;高二位权电容采用热码控制,用以改善高位电容在转换时跳变的尖峰以及DAC的单调性;对电容阵列采用数字校准技术,减小电容阵列存在的失配,以提高SAR ADC精度。校准前,SAR ADC的INL达到10LSB,DNL达到4LSB;与校准前相比,校准后,INL〈0.5LSB,DNL〈0.6LSB。仿真结果表明,本DAC设计极大改善SAR ADC的性能,已达到设计要求。 相似文献
7.
基于SMIC 0.18 μm CMOS混合信号工艺,设计了一种适用于体局域网(BAN)的自校准逐次逼近型模数转换器(SAR ADC)。基于BAN系统的特点,设计的SAR ADC采用阻容混合型主数模转换器(DAC)及电容型校准DAC等结构。采用误差自校准技术来校准SAR ADC的阻容混合型主DAC的高5位电容失配误差,有效降低了SAR ADC非线性误差。仿真结果表明,自校准SAR ADC获得了±0.3 LSB微分非线性、±1 LSB积分非线性、82.2 dB信噪比等性能特性。设计的SAR ADC具有良好的性能,适合于BAN系统。 相似文献
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对于流水线模数转换器来说,电容失配是一种主要的非线性误差源.为了减小电容失配误差,本文提出了一种电容失配校准的方法.该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项.动态模型仿真演示了一个由4-bit电容匹配精度实现12-bit 积分非线性(INL)的例子,验证了电容失配校准的有效性.与传统电路相比,该方法只需在模拟电路中增加几个开关,因此电路实现仍然简单.另一方面,由于一个转换周期需要2个以上的时钟相,会影响模数转换的速度.因此,该方法适用于中等高速、高精度的应用场合. 相似文献
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介绍了一种应用于高速逐次逼近型模数转换器的新型高能效电容开关方案。基于2bit/cycle结构,采用两个分裂电容阵列作为数模转换器。通过单边充电操作,在减小电容阵列动态功耗和总面积的同时,提高了电容的建立速度。在最后一个量化周期中,只在电容阵列的单边引入共模电压基准,并只用一个比较器参与量化,在获得更高精度的同时,进一步降低了电容阵列的动态功耗。相比传统1bit/cycle电容开关方案,该新型电容开关方案在提升系统量化速度约2倍的同时,降低了电容阵列平均功耗83%,减小了电容总面积50%。相比其他2bit/cycle开关方案,在精度、电容总面积和功耗方面均有不同程度的改善。 相似文献
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异步逐次比较模数转换器由于其高能效和中高性能在近年来得到了广泛的关注。其设计性能的主要瓶颈在于其单位电容的大小。本文提出了一种三维结构的金属-氧化层-金属电容,其单位电容大小仅为1 fF。该电容形似伞状,以此实现快速建立的性能需求。作者将该电容和目前国际顶尖的定制化三维电容结构进行了比较。为了验证该电容的有效性,作者设计了一个基于该电容的6位电容型数模转换器,基于TSMC 1P9M 65nm LP CMOS工艺。该数模转换器在100MS/s的工作速度下功耗为0.5mW,其中没有包含以可测性为目的的源级跟随器。静态性能测试结果显示该数模转换器的INL小于 /- 1LSB,DNL 小于 /- 0.5 LSB,从而证明了该电容的有效性。 相似文献
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在加速度计中,需要数模转换器(DAC)提供一个稳定的偏压来消除重力加速度,要求DAC具有高精度、单调性和小面积等特性。为了解决传统电阻型DAC存在的大面积和传统电容DAC中存在的非单调性等问题,提出了一种电容电阻混合型DAC结构,并设计了一个10位的DAC,用于提供稳定偏压。提出一种新的电容共质心的版图布局,提高了DAC的精度。该DAC在0.5μm CMOS工艺上得以验证实现,微分非线性误差(DNL)最大为0.50LSB,积分非线性误差(INL)最大为0.82LSB,在5V和-5V的双电源供电条件下,芯片功耗为16mW,完全满足了工程需求。 相似文献
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Tan K.-S. Kiriaki S. de Wit M. Fattaruso J.W. Tsay C.-Y. Matthews W.E. Hester R.K. 《Solid-State Circuits, IEEE Journal of》1990,25(6):1318-1327
Error correction techniques that overcome several error mechanism that can affect the accuracy of charge-redistribution analog-to-digital converters (ADCs) are described. A correction circuit and a self-calibration algorithm are used to improve the common-mode rejection of the differential ADC. A modified technique is used to self-calibrate the capacitor ratio errors and obtain higher linearity. The residual error of the ADC due to capacitor voltage dependence is minimized using a quadratic voltage coefficient (QVC) self-calibration scheme. A dual-comparator topology with digital error correction circuitry is used to avoid errors due to comparator threshold hysteresis. A fully differential charge-redistribution ADC implemented with these techniques was fabricated in a 5-V 1-μm CMOS process using metal-to-polysilicide capacitors. The successive-approximation converter achieves 16-b accuracy with more than 90 dB of common-mode rejection while converting at a 200-kHz rate 相似文献
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近年发展的双采样技术(double sampling)是提高sigma-delta调制器信噪比的一种有效的方法,而电容的失配是影响其信噪比的重要因素。分析表明,双采样技术在三阶系统中的应用,电容失配引起前馈信号混叠,由此产生的噪声对系统信噪比的影响不可忽略。本文提出了一种结合ILA DAC「2」和前端完全浮动电容结构的电路形式,将这种结构应用在第二级调制器的积分器上,使双采样电容失配产生的噪声远小 相似文献
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Tao Tong Wenhuan Yu Pavan K. Hanumolu Gabor C. Temes 《Analog Integrated Circuits and Signal Processing》2012,73(1):301-309
A self-calibration technique was developed for SAR analog-to-digital converters that employ binary-weighted capacitors. High-accuracy calibration is achieved by finding and correcting the mismatch of each capacitor independently. The mismatch errors are extracted at power-up, and corrected by individual calibration DACs during the conversion. Unlike in previous schemes, in the proposed method the residual error in the calibration of a capacitor does not affect the calibration of any other capacitor. Simulation results show that the proposed method is also insensitive to the non-idealities of the calibration DACs. 相似文献
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El-Sankary K. Sawan M. 《Circuits and Systems II: Express Briefs, IEEE Transactions on》2006,53(6):448-452
A digital background calibration technique to compensate for the nonlinearity and gain error in the sub-digital-to-analog converter (SDAC), and the operational amplifier finite dc gain in multibit/stage pipelined analog-to-digital converter (ADC) is proposed. By injecting subtractive calibration voltages in a modified conventional multibit multiplying DAC and performing correlation based successive coefficient measurements, a background calibration is performed. This calibration technique does not need an accurate reference voltage or an increasing in the SDAC resolution. A global gain correction essential for time-interleaved ADCs is presented. Simulation results show that in the presence of realistic capacitor and resistance mismatch and finite op-amp gain, this technique improves the linearity by several bits in single and multi-channel pipelined ADC. 相似文献
19.
《Circuits and Systems II: Express Briefs, IEEE Transactions on》2009,56(1):26-30