基于H.264去块滤波算法设计及电路实现

提出了一种适用于H.264解码器环内去块滤波效应的ASIC结构.该结构利用两个滤波器完成滤波操作,大大减少了滤波处理的周期数(124).同时利用数据间的相关依赖性合理地安排滤波顺序.通过增加SRAM使左边相邻宏块和上边相邻宏块来自本地,减少外部SDRAM的读取次数.同时内置一个32×32bit暂置向量寄存器,完成水平滤波与垂直滤波的交替,使数据流入处理完成后按正确格式送出,减少数据重复读取.     

一种适用于AVS去块滤波器的硬件实现方法

设计一种自适应去块滤波器的硬件实现方法,采用垂直滤波和水平滤波交叉的处理顺序,通过使用寄存器组进行转置和存储中间数据,极大减小了访问带宽和片上存储资源,通过有效的控制机制实现了在289个时钟周期内对单一宏块数据进行去块滤波,可满足高清视频实时编码的需要.     

一种适用于AVS自适应环路滤波器的VLSI实现

提出了一种新的适用于AVS自适应环路滤波器的VLSI实现。在实现时,采用了垂直滤波和水平滤波交叉进行的顺序,使得中间数据存储单元只需要存储两个8×8的块而不是整个宏块的数据,并且通过有效的控制机制,完成对一个宏块数据进行环路滤波仅需316个时钟周期,可以达到高清实时解码的要求。     

一种快速去块滤波器结构

为了消除由于图象的预测,补偿,变换,量化引起得块效应,H.264/AVC标准中引入了去块滤波器.本文通过采用并行滤波,介绍了一种编解码环中快速实现去块滤波的滤波器结构,分析了该结构的滤波原理以及滤波过程中数据的存储.     

针对MPEG的去块效应技术的研究及其VLSI实现

现今随着数据压缩的广泛应用,以及MPEG视频编解码的普遍使用,块效应噪声也随之而来。为了消除块效应、提高视频质量,许多去块效应的算法[2-12]被人们所提出,然而大部分算法的运算量都很大,不适合应用在视频处理芯片上。针对这个问题,H.-S. Kong等人[13]提出了一种新的自适应后处理算法,该算法既能有效消除块效应又大幅度地降低了运算量,然而对图像边缘信息保护不够。本文在H.-S. Kong等人[13]的算法的基础上,提出了一种针对MPEG视频流的去方块后处理方法。该方法以方块边缘（水平或垂直）附近各两个4×4区域作为滤波处理的分类依据,通过对该两个区域的像素点的值进行计算,将块边缘分为平滑渐变区域、亮度阶跃区域以及复杂纹理区域,并根据这三种区域对图像边缘信息影响程度的大小,而决定采取强滤波、弱滤波或者不滤波等处理方式。这种方法一方面较好地提取了块效应噪声,一方面又保护了图像的边缘信号,而且计算量较小,满足视频处理芯片低复杂度的去噪要求,通过VLSI实现后有着很好的应用前景。      

AVS环路滤波专用结构

提出了一种用于AVS去块效应虑波的实用环路滤波结构.使用优化的滤波顺序,处理一个宏块只需要168个周期,而且硬件面积大大减小.实验表明,使用0.18μm CMOS工艺,所提出的结构只需要11.23千门.在50 MHz工作频率下,能够支持AVS高清视频解码的实时滤波处理.     

一种针对AVS去块滤波的高性能结构

在AVS视频解码器设计中,环路去块滤波成为实时处理的瓶颈之一。该文提出了一种实用的环路滤波结构,处理一个宏块只需要164个周期。使用新颖的滤波顺序,待滤波数据缓冲从1616宏块大小降低为168半宏块大小。使用数据重用策略, 滤波中间数据的存储空间大大减小。实验表明,使用0.18m CMOS工艺,在50MHz下综合,该文提出的设计只需要9.2k门。工作在50MHz频率下,该文提出的设计能够支持高清视频解码的实时滤波处理。     

H.264去块滤波算法及硬件实现

H.264是ITU-T/ISO在2003年公布的最新的国际视频压缩编码标准,它大大提高了编码效率和图像质量,其中一个重要原因是在编解码环路中引入了去块滤波器。介绍了H.264视频编码标准中的去块滤波算法,并提出了一种可实现的去块滤波器硬件结构。该结构通过合理利用本地SRAM资源,大大减少了总线带宽需求,提高了硬件处理速度。仿真结果显示,通过该去块滤波器进行环路滤波,很大程度地消除了方块效应,图像质量得到明显改善。     

H．264/AVC解码器中去块效应滤波系统

本文介绍了H．264/AVC编解码器中块效应产生的原因及去块效应滤波的算法原理,提出了基于FPGA平台实现的H．264/AVC解码器中的去块效应滤波系统的硬件设计方法,并通过了仿真验证。     

基于FPGA的HEVC去方块滤波硬件设计

去方块滤波（Deblocking Filtering,DBF）是高效视频编码（High Efficiency Video Coding,HEVC）的重要组成部分，能够有效地改善编码图像的主观质量，是提升视频整体编码性能的重要手段之一。但是去方块滤波技术复杂度较高。为解决该问题，设计一种HEVC去方块滤波器的硬件架构，在节省资源消耗的同时，减少处理周期并改善滤波效率。以8×4块为基本滤波单元，从输入像素到输出像素，采用四级流水线的形式进行处理，每处理一个基本滤波单元共花费5个周期。实验结果表明，所设计的去方块滤波器仅需5 212个查找表和1 291个寄存器的逻辑资源消耗，最高可达到215 MHz的工作频率，满足1 080p@60fps的高清视频实时编码。