基于随机延时注入的跨时钟域信号验证方法

为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证.     

系统级芯片跨时钟域同步技术研究

随着芯片系统复杂性的提高,系统级芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下,这样芯片上的数据必然频繁地在不同区域之间进行传输。在时钟和数据信号从一个时钟域跨越到另一个时钟域时会发生许多类型的同步问题。采用握手信号进行异步时钟域之间的信号传输,和采用异步FIFO进行总线信号跨时钟域设计可以很好地应用在系统级芯片设计中,保证这些跨越了多个域的时钟和数据信号保持同步。     

10亿逻辑门的挑战——谈大型SoC设计的CDC验证

正1简介芯片的设计尺寸和复杂度不断增加,功耗约束越来越苛刻,导致芯片内异步时钟爆炸性增长。由于错误的异步信号传输设计将会导致许多在单时钟域设计中不曾出现的问题,因此,设计和验证团队不得不花费大量的时间来验证芯片异步信号传输设计的正确性。亚稳态(Metastability)是其中主要的一个问题。如果触发器的输入数据在时钟跳变沿附近很小的时间窗口内发生改变,从而导致无法预测输出何时才     

面向SoC系统芯片中跨时钟域设计的模型检验方法

 传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.     

FPGA跨时钟域亚稳态研究

在FPGA电路设计中,一个系统可能包含了很多跨时钟域的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题。特别是在中心模块与外围电路芯片的通信设计中,容易导致亚稳态的跨时钟域就不可避免。针对FPGA设计中的亚稳态问题,本文给出了一系列行之有效的解决方法,很好地抑制亚稳态,提高系统可靠性。     

FPGA设计中的跨时钟域问题

随着FPGA设计中的时钟频率越来越高,时钟方案越来越复杂,跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误,对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法;同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术,解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。     

SoC设计中的多时钟域处理

多时钟域的处理是系统芯片(SoC)设计中的一个重要环节。文中分析了SoC中多时钟域带来的设计难点——数据在不同时钟域之间传输引起的亚稳态问题，采用变换到单时钟域、插入同步器和采用异步通信3种方法。从而解决了SoC中多时钟域的亚稳态问题。     

FPGA设计中跨时钟域的问题与方法

随着科学技术的发展,在FPGA设计中多时钟设计是一个经常遇到而且因为功能的需要无法避免问题。在不同时钟域之间传输数据或者控制信号,如果对其中出现的特殊情况估计不足,将会对设计造成灾难性的后果。因此,设计人员在设计电路时必须加入相应的同步机制,确保信号在跨时钟域传输时能够可靠进行。本文从触发器时序理论基础为出发点,分析研究数字化电路设计中跨时钟域传输信号时亚稳态现象产生的原因以及危害,然后分析和研究了解决跨时钟域传输过程中遇到的各种同步技术,分析和比较在不同场合的应用以及各自的优缺点。     

低成本FPGA光纤接口卡的设计与实现

提出了一种FPGA芯片加并/串、串/并转换芯片的低成本光纤通信解决方案.该接口卡使用DSP芯片作为控制芯片,通过同步FIFO解决了FPGA芯片与DSP芯片之间跨时钟域信号的同步问题.经实际测试,验证了设计的正确性,并测量出接口卡的最高速率可达到212Mb/s.     

一种基于CPU总线通信的同步设计方法

<正>在宇航产品设计中，有时需要把多个FPGA作为外设挂接在CPU并行总线上。出于功能实现需求，FPGA和CPU可能工作在不同的时钟域下，而不同时钟域下的信号传输需要进行跨时钟域处理来避免亚稳态问题。本文通过介绍常用的CPU总线通信同步设计方法，提出了握手协议存在的安全隐患，如果仅对CPU控制信号进行跨时钟域处理，可能导致FPGA内部触发器的数据端产生毛刺，从而导致FPGA误响应CPU指令。经过仿真测试证明，在CPU读写时序余量充裕的前提下，可以采用对多比特的地址线和数据线打一拍的操作来解决FPGA内部触发器数据端的毛刺问题，为更可靠地进行总线通信提供了一种思路。     

通用型I2C总线的IP设计与验证

集成电路设计已经步入SoC时代,而IP设计和IP复用技术是SoC设计的重要支持。本文以通用型I2C总线为例,介绍了典型的数字IP的设计与功能验证实现。这里采用HDL-Verilog语言进行自顶向下的设计,通过搭建验证平台、提取功能验证点完成软核的功能验证,并且运用Perl开发了脚本程序以提高验证效率。     

SoC interconnection protection through formal verification

The wide adoption of third-party hardware Intellectual Property (IP) cores including those from untrusted vendors have raised security concerns for system designers and end-users. Existing approaches to ensure the trustworthiness of individual IPs rarely consider the entire SoC design, especially the IP interactions through SoC bus. These methods can hardly identify malicious logic (or design flaws) distributed in multiple IPs whereas individual IPs fulfill security properties and can pass the security testing/verification. One possible solution is to treat the SoC as one IP core and try to verify security properties of the entire design. This method, however, suffers from scalability issues due to the large size of SoC designs with multiple IP cores integrated. In this paper, we present a scalable SoC bus verification framework trying to verify the security properties of SoC bus implementation where the bus protocol plays the role of the golden reference. More specifically, finite state machine (FSM) models will be constructed from the bus implementation and the trustworthiness will be verified based on the property set derived from the bus protocol and potential security threats. Along with IP level formal verification solutions, the proposed framework can help ensure the security of large-scale SoCs. Experimental results on ARM AMBA Bus demonstrate that our approach is applicable and scalable to prevent information leakage and denial-of-service (DoS) attack by verifying security properties.     

集成电路设计中的IP设计与集成方法

在集成电路芯片设计中采用IP核(Intellectual Property Core)是IC设计进入SoC时代的必然选择,它可以达到提高设计效率、节省人力、满足及时上市的要求.重点阐述了IP的定义、分类、特征,国内外IP产业的发展状况以及IP的设计、验证、集成过程中的技术.     

数字对讲机基带SoC中央处理模块的设计

DW8051是兼容MCS-51指令集的8位处理器内核。介绍了基于DW8051的数字对讲机基带SoC中央处理模块的设计。分析了基带SoC的架构以及中央处理模块的职能,设计了一个验证平台检验低端的8051处理器能否满足工作要求,详细讨论了基于DW8051 IP core的中央处理模块的设计方法和验证过程。     

16位中央处理器设计与现场可编程门阵列实现

为了自主开发中央处理器（Central Processing Unit，CPU），对16位CPU进行了研究，提出了以执行周期尽量最少的译码执行方式，采用Top-Down的方法进行设计，用硬件描述语言Verilog进行代码编写，并对编写的CPU代码进行仿真验证和现场可编程门阵列（Field Programmable Gate Array，FPGA）验证。结果表明，该CPU运行效率较INTEL等通用CPU有较大提高。该自主CPU可以作为IP核进行FPGA应用，也可进行SoC设计应用。     

USB OTG双模控制器主从控制状态机的设计

USB OTG双模控制器主从控制状态机是支持在两个USB设备之间直接互传数据的重要功能模块。在充分分析OTG补充规范的基础上,提出了USB OTG双模控制器主从控制状态机的实现方法,完成了OTG双模控制器IP核的设计,通过了基于Parterre SoC平台的FPGA验证,结果证明了设计的正确性。该IP支持UTMI 接口,可以广泛应用于包含USB功能的SoC开发。     

基于8位CPU核的混合信号SoC验证技术

教模混合系统芯片（SoC）验证技术是SoC设计中的一个难点。文中基于8051核总线构建一个8位SoC设计验证平台,利用NC-SIM的数字仿真环境和Hsim的模拟仿真环境相结合的方式,对整个混合电路进行验证。该验证环境是建立在IP复用规范的基础上,具有很强的可移植性。同时该环境使用的激励文件和IP可以被一起设计复用,因此在仿真精度和仿真速度都能够得到保障的前提下,可以大大减轻电路混合验证的工作量。通过该混合验证环境,成功设计一个8位SoC芯片,功能和性能指标都达到用户要求。     

用于SoC的SPI接口设计与验证

给出了一个可用于SoC设计的SPI接口IP核的RTL设计与功能仿真。采用AMBA2．0总线标准来实现SPI接口在外部设备和内部系统之间进行通信,在数据传输部分,摒弃传统的需要一个专门的移位传输寄存器实现串／并转换的设计方法,采用复用寄存器的方法,把移位传输寄存器和发送寄存器结合在一起,提高了传输速度,也节约了硬件资源。采用SoC验证平台进行SoC环境下对IP的验证,在100MHz时钟频率下的仿真和验证结果表明,SPI接口实现了数据传榆,且满足时序设计要求。     

SoC中多层AHB总线的断言验证应用

随着SoC设计复杂程度的不断提高,芯片的功能验证面临的挑战越来越大。断言作为一种描述属性的方法,可以快速地验证设计代码是否满足系统要求。基于断言的验证方法学近年来发展极为迅速,应用也越来越广泛。在基于Multi-layer AHB总线架构上的SoC系统验证过程中,采用System Verilog Assertion验证方法,证明SVA是SoC设计过程中功能验证的一种有效的验证方法。     

面向模型检验的跨时钟域设计电路 特性生成方法

对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.