一种基于H.264/AVC的快速运动估计算法

针对H．264／AVC视频编码标准中的多种块模式运动估计特点,提出了一种新的运动估计算法。该算法包括整像素和亚像素搜索的非对称混合菱形网格搜索法（UDiamondGS,unsymmetrical diamond grading integer pixel search）和分层的矢量偏移算法（HVBFDS,hierarchical vector biased fractional pixel search）,通过同Joint Video Team（JVT）提供的JM85进行验证和比较表明,该算法在保持编码器原有的失真度特性的同时,可显著提高编码器编码速度16～20倍。     

基于H.264/AVC 1/4像素精度的运动估计器设计

提出一种H.264/AVC的1/4像素精度、可变块大小运动估计器的设计方法,它包括全像素和1/4像素运动估计两大部分,前者是由256个处理单元所构成的二维脉冲式阵列,并重复使用先前运算的结果.其采用全域搜索的方法,能在一个脉冲期间对比一个候选区块,算出像素差值的绝对值总和和运动向量,并传给1/4像素运动估计器.实验结果证明,此运动估计器可处理720×480解析度、30fps的影片.     

基于H.264的内容自适应分数像素运动估计算法

分数像素精确运动估计的改进是整个运动估计模块优化的关键,本文提出了基于H.264的内容自适应分数像素运动估计算法。首先,提出基于平坦区域宏块预测的无效分数像素运动矢量(MV)搜索省略算法(SMBP);然后,改进H.264采用的基于中心的分数像素搜索算法(CBFPS),提出基于预测矢量的增强型菱形模板(EDSP)搜索算法。实验结果表明,内容自适应分数像素运动估计算法比分数像素全搜索算法(FFPS)在峰值信噪比(PSNR)有微小降低(0.095～0.209 dB)的情况下,平均减少了75.6%的分数像素搜索点,整个运动估计模块平均节省了38.5%的计算量。     

H.264中1/4像素运动预测的快速搜索算法

提出了一种新的1/4像素运动预测快速搜索算法,测试结果表明,此算法大大减少了搜索点数,降低了计算量,可使搜索速度明显提高.     

H.264/AVC运动估计算法的硬件结构研究

运动估计是H.264/AVC编码器的重要组成部分,其运算量占据了整个编码器计算时间的60%~90%。对H.264/AVC运动估计的几种快速搜索算法进行分析比较,并在此基础上提出先进的六边形搜索算法。给出运动估计快速搜索算法的一般硬件结构,并在此基础上提出具有流水线并行处理能力的先进六边形搜索算法的硬件结构。实验结果表明：该硬件结构系统工作频率能够达到109.06 MHz,完全能够满足高清视频实时应用的要求。     

H.264/AVC中运动估计快速搜索算法研究

针对H.264运动估计模块的运算量较大的问题,业界已经提出各种改进的搜索算法.分析了几种基于H.264的典型快速搜索算法,提出了算法的改进思路.     

一种基于异构系统的H.264/AVC运动估计算法

运动估计是H.264/AVC视频编码标准中计算量最大、耗时最多的模块。为加速编码过程,基于NVIDIA公司提出的统一计算设备架构(CUDA)组成的异构系统,设计了一种并行运动估计算法。该算法采用顺序运动搜索方式,并且使用合成的方式得到宏块在不同划分模式下的绝对帧差和(SAD)值。将运动估计分为3个步骤:小宏块SAD值计算,合成其他形状块SAD值,归约获取最佳结果。各个步骤串行执行,而每个步骤内并行执行大量的线程。实验结果表明,在GTS450硬件平台上,与传统的基于CPU算法相比获得了平均超过50倍的加速比。     

H．264／AVC编码器中分数像素的插值算法优化

文中基于H．264/AVC视频编码器的系统芯片设计,对分数像素运动估计(FME)的亮度像素插值算法进行了简化调整;使用JM7．3参考代码模拟了不同分数像素插值算法对编码器性能的影响,通过分析这些插值算法的编码效率和芯片上的实现代价,提出了可以有效节约硬件实现代价的分数像素插值算法。试验结果表明优化后的插值算法可以使分数像素插值结构的硬件实现代价降低30%以上,而平均编码峰值信噪比(PSNR)和压缩率只有很小的损失。     

H.264/AVC中的运动估计算法对比及改进

近几年来国内外专家学者提出了大量的关于H.264运动估计的搜索方法.就其中一些比较主流的算法进行了分析对比,并针对已商用的UMHexagonS算法提出了更为有效的改进意见.     

H.264编码器中1/4像素精度插值算法的VLSI实现

H.264视频编码标准中引入了1/4像素精度插值算法,大大提高了压缩效率,但同时使运算复杂度增加、存储带宽增大。针对以上问题,从运动估计的角度出发,采用一步插值法和数据复用技术,可使带宽减少26%,处理周期可减少45%;设计了相应的硬件结构:采用了5级流水线实现一步插值算法,通过输入缓冲单元实现了参考数据的复用;针对插值过程中产生的大量数据,采用乒乓操作结构,保证数据及时传递。该结构可以显著降低带宽,提高吞吐率,完全可以应用于实时编码器中。     

Fast motion estimation for H.264

Several specific features have been incorporated into Motion estimation (ME) in H.264 coding standard to improve its coding efficiency. However, they result in very high computational load. In this paper, a fast ME algorithm is proposed to reduce the computational complexity. First, a mode discriminant method is used to free the encoder from checking the small block size modes in homogeneous regions. Second, a condensed hierarchical block matching method and a spatial neighbor searching scheme are employed to find the best full-pixel motion vector. Finally, direction-based selection rule is utilized to reduce the searching range in sub-pixel ME process. Experimental results on commonly used QCIF and CIF format test sequences have shown that the proposed algorithm achieves a reduction of 88% ME process time on average, while incurring only 0.033 dB loss in PSNR and 0.50% increment on the total bit rate compared with that of exhaustive ME process, which is a default approach adopted in the JM reference software.     

H.264/AVC中基于全零块检测的运动估计快速算法

全零块检测是面向低比特率的视频编码器常用优化方法之一.特别是与运动估计相结合,可以有效的减少编码器的计算复杂性.本文根据H.264/AVC中整数变换的特点,给出了相应的全零块检测门限,提出了一种基于全零块检测的运动搜索提前中止准则.针对H.264/AVC多编码模式的特点,进一步将全零块检测用于H.264/AVC中多种编码模式的选择,有效的提高了运动估计的效率.利用这种方法,在有效减少编码器的计算复杂性,提高H.264/AVC软件编码器编码效率的同时,可以保持比特率和图像质量基本不变.     

An efficient VLSI processor chip for variable block size integer motion estimation in H.264/AVC

Motion estimation (ME) is the most critical component of a video coding standard. H.264/AVC adopts the variable block size motion estimation (VBSME) to obtain excellent coding efficiency, but the high computational complexity makes design difficult. This paper presents an effective processor chip for integer motion estimation (IME) in H264/AVC based on the full-search block-matching algorithm (FSBMA). It uses architecture with a configurable 2D systolic array to obtain a high data reuse of search area. This systolic array supports a three-direction scan format in which only one row of pixels is changed between the two adjacent subblocks, thus reducing the memory accesses and saving clock cycles. A computing array of 64 PEs calculates the SAD of basic 4×4 subblocks and a modified Lagrangian cost is used as matching criterion to find the best 41 variable-size blocks by means of a tree pipeline parallel architecture. Finally, a mode decision module uses serial data flow to find the best mode by comparing the total minimum Lagrangian costs. The IME processor chip was designed in UMC 0.18 μm technology resulting in a circuit with only 32.3 k gates and 6 RAMs (total 59kBits on-chip memory). In typical working conditions (25 °C, 1.8 V), a clock frequency of 300 MHz can be estimated with a processing capacity for HDTV (1920×1088 @ 30 fps) and a search range of 32×32.     

基于H.264/AVC的视频信息隐藏算法

在H.264/AVC的帧内预测环节,调制H.264/AVC编码中I帧4×4亮度块的帧内预测模式实现信息隐藏.这种调制基于该模式与待隐藏比特之间的映射规则进行.宿主4×4块的具体位置由各块自身特点结合密钥所指定的嵌入位置模板确定.信息的提取过程不需要原始视频内容,也不需完全解码,而只要对码流中的帧内预测模式进行解码即可.     

一种新的H.264/AVC帧内编码快速算法

针对H.264/AVC帧内编码算法采用率失真优化(RDO)算法提升编码性能导致运算复杂度增加这一问题,提出了一种新的帧内编码快速算法。该算法采用待预测块的纹理方向误差值判断待编码块的纹理特征,结合相邻块的预测模式相关性减少须遍历预测模式的数量,并结合全零块检测的提前终止判定准则加快编码速度。实验结果表明,与标准算法相比,该算法在保证输出码率和图像质量基本不变的情况下能够将帧内编码时间减少约67.2%,显著提高了H.264的帧内编码效率。     

一种基于二维直方图的H.264/AVC快速帧内预测判决算法

最新的视频压缩标准H.264/AVC具有极高的压缩率,但由于其算法极其复杂,编码时间较长,无法达到实时应用的要求。该文针对其帧内预测算法的特点,提出了一种基于二维直方图的快速帧内预测算法。该算法在进行帧内预测之前先对宏块预判,从两种帧内预测模式中选择一种,从而减少了算法的复杂度,提高了压缩速度。实验结果表明,所提的算法在码率只有少许增加的情况下,编码速度提高了16.26%,PSNR值基本不变。     

视频编码H.264/AVC新技术及其优化

本文详细介绍了视频编码新标准H.264/AVC中的运动估计和运动补偿、预测、证书变换、量化、熵编码环路滤波、帧切换等技术及其优化设计.