AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

一种可重构的H.264帧内预测硬件结构

H.264中的帧内预测是宏块解码的一部分,用来去除当前图像中的空间冗余,提高编码效率.本文根据帧内预测的特点,提出了一种合并运算的可重构硬件解码结构,将不同预测模式的相同运算进行整合,提高硬件模块的可重用性,在压缩硬件面积的同时,保证帧内预测的解码效率.基于上述方法实现的帧内预测模块已经通过了RTL级仿真和综合,在133MHz时钟频率下能够满足Baseline档次30帧/秒,分辨率为352x288视频序列的实时编解码对质量和速度的要求,被应用于符合H.264标准的网络视频会议平台中.     

基于H.264帧间预测解码的研究及高效VLSI实现

在深入研究H.264帧间预测技术的基础上,采用三级流水线实现帧间预测解码的VLSI设计,并详细介绍了基于宏块分割的变块自适应循环控制单元,针对存储器的读写问题提出了一种交织存取方式,针对分像素插值提出了一种基于H.264标准的插值运算电路。通过仿真及在H.264解码器中的实际应用和测试,证明该设计工作稳定,能够满足H.264标准基本框架下4CIF格式图片30fps(帧/秒)实时解码的要求。     

H.264/AVC解码端帧内预测的设计与实现

本文根据H.264/AVC标准中帧内预测的特点,分析了帧内预测的所有预测模式.提出了一种适合于帧内预测的硬件电路结构,有效地减少了电路面积,并提高了解码的性能.该帧内预测硬件电路,使用Verilog HDL硬件描述语言编写代码,同时进行了仿真和验证,并在0.18um CMOS工艺库下进行综合,最高频率能够达到142 MHz.     

一种支持H．264和AVS的帧内预测器设计

为了使多标准视频解码器中的帧内预测器能够支持H.264和AVS两种视频标准,在对H.264和AVS两标准中的帧内预测计算模式进行分析,并对各模式计算公式之间相似性进行分析的基础之上,提出了一种支持H.264和AVS两种标准的,可配置的帧内预测值计算硬件架构。该架构由于将大部分预测模式的计算放到一个可配置的计算单元中进行,从而大大减少了芯片资源的浪费。为了提高处理速度,可采用4个相同的可配置的计算单元并行计算,一次计算出4个像素点的预测值。实验结果表明,该硬件架构在FPGA上占用10371个LUTs,频率可以达到150MHz。     

基于FPGA的AVS编码器帧内预测实现

针对帧内预测的快速算法,由于DSP架构软件顺序执行的局限性难以满足实时性要求,而FPGA以其高速的计算速度和强大的并行处理能力成为H.264和AVS编解码的理想平台。本文在FPGA平台上采用资源共享、高并行和多流水线结构实现了亮度帧内预测算法。该方法在分析AVS帧内亮度5种预测模式的基础上,将像素预测与模式判决在一个模块中完成,并且利用各模式预测的相似性,实现运算单元共享和多种模式并行执行,兼顾了处理速度和实现代价。仿真及综合结果表明该设计能够完全满足标清(704×576,30f/s)数字视频的实时处理要求。     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。     

AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.     

基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

基于FPGA的AVS帧内预测电路设计

提出了一种AVS高清视频编码器帧内预测模块硬件结构。通过对AVS帧内预测各个预测模式的分析,设计了帧内预测编码流水线结构和模式预测运算单元电路。根据各预测模式的编码运算关系,合理安排流水线结构,采用8 bit数据并行流水处理,实现了高清视频帧内预测实时编码。将除Plane模式之外的其他预测模式采用同一硬件电路来实现,对运算比较复杂的Plane模式单独设计了硬件结构,节省了硬件资源。     

H.264编解码算法在视频会议中的应用

视频压缩是视频会议中的核心技术,压缩技术的好坏决定着视频会议质量的高低. H.264是一种高性能的编解码算法,具有较高的压缩比和较好的网络适配性.对 H.264编解码算法中的关键技术进行了介绍,同时介绍了Directshow技术框架.并且,通过将开源的H.264编解码库FFmpeg嵌入到Directshow 链路中,实现对用户视频数据的编码压缩及解码播放.     

基于解码矩阵的网络视频监控系统设计

针对当前网络视频监控系统具有的功能不能满足特殊现场需求的问题,设计了一种可以将监控画面直接在电视墙上显示、具有解码软矩阵的网络视频监控系统。系统包括网络视频预览模块和软矩阵解码模块,采用了H.264编解码算法对网络视频进行处理,RTP/RTCP流媒体传输协议进行传输。总体来说,本文所设计的网络视频监控系统,具有价格低、性能强、通用性好以及扩展能力强等优点。     

基于BREW平台的H.264解码器的实现

介绍了H.264解码器在BREW平台上的实现方法,重点讨论了代码移植、优化和ARM编译过程中遇到的各种问题和相应的处理方法.并根据无线网络误码率高、误码常常造成播放中断等问题,实现了一种H.264解码器端的误码处理机制,使得解码应用程序的稳定性大大提高.在LG C910手机(ARM 9处理器)上的测试结果表明,对于QCIF格式的视频,在同时实现视频解码、显示以及QCP格式(QUALCOMM PureVoice)音频解码、播放等功能的情况下,优化后的H.264解码器仍可以达到9帧/s左右的解码和播放速度,满足了移动终端上的实时处理需求.     

基于Trimedia DSP的H.264解码算法优化

H.264是最新的视频编码标准,具有非常优良的编码性能,但它的算法复杂度也很高,很难满足实时应用的需要。论文详细分析了影响H.264解码速度的因素,提出了基于TrimediaDSP平台的优化方案。该方案通过缩减不必要的判断、避免频繁的内存访问、优化内存的分配与使用、合理使用循环展开以及采用DSP专用指令等方法来提高H.264解码算法的运算速度。测试结果表明:优化后的代码运行速度平均提高了8倍,在主频为200MHz的TrimediaDSP上能实时解码CIF格式的H.264基本码流。     

H.264中指数哥伦布算法的优化实现研究

指数哥伦布算法是H.264视频压缩标准中熵解码的重要组成部分.深入研究了指数哥伦布解码算法,提出了一种优化实现.该实现利用指数哥伦布码字的特性,给出了一种使用计算代替逐个比特读取的解码方式.根据实验数据,使用这种方法可以比JM(H.264参考实现)中的指数哥伦布解码方法提高20%左右的效率.     

基于MPEG-4的数字监视系统解码器的设计

MPEG-4是基于第二代视音频编码技术制定的压缩标准,主要用于视频存贮、视频广播和视频流媒体;而数字监视系统则是将所有的视频信息输入计算机,由MPEG-4编码器将模拟视频信号转化成数字视频信号,完成视频信息的采集、浏览、传输等功能,其涉及到的技术主要有视频采集、数据存储、采样量化编码、解码、显示等技术。故又引入了H.264标准,该标准是由ITU-T与ISO/IEC联合进行开发的,主要用于实时视频通信。本文从MPEG-4编解码原理开始讲起,对MPEG-4多种编解码技术进行分析,同时又引入了数字监视系统解码器的模型,在此基础上,实现了数字监视系统解码器的方法。     

基于WinCE平台的高清视频监控系统的实现

通过对高清视频监控的分析,在基于嵌入式的平台上,对前端高清网络摄像机的视频信息通过网络传输在终端的嵌入式服务器上通过IDE接口进行硬盘存储,并通过H.264的解码技术对视频流进行解码以实现视频信息在监控终端屏幕上的显示。     

基于TMDXEVM6446的网络视频监控系统

网络视频监控系统是集视频编解码和流媒体传输技术为一体的综合系统,提供了实时快捷的监控服务,近年来得到越来越广泛的应用。本文详细介绍了H.264/AVC视频编码新标准在TMDXEVM6446平台上的移植和优化,并完成了基于H.264编解码的网络视频监控系统完整的设计与实现。     

H.264高清视频解码实时错误掩盖算法

针对IP网络丢包条件下的H.264高清视频实时解码问题,分析高清视频码流的特点,提出一种实时错误掩盖算法。该算法利用丢失片的边缘宏块信息,以垂直距离为权值加权平均预测得到错误宏块的运动矢量,进而完成错误掩盖。实验表明,与Joint模型中的错误掩盖算法相比,该算法提升了重建图像的主观质量和客观质量,计算复杂度较低,错误掩盖效果较好,适用于高清实时解码。     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。