浮点计算的动态范围适合更多应用

迄今为止浮点数字信号处理器（DSP）的成本比定点DSP急剧下降.随着价格差距开始消失,什么时候应该重新考虑浮点DSP是否会更适合你的应用呢？如果用定点DSP已经能够提供最好的结果了,那么就不必再重新考虑使用浮点DSP了.如果不是这样,可以考虑使用浮点DSP,因为它不但能扩大动态范围,对提高应用性能和简化编程具有重要意义,而且还能缩短面市时间并节约成本.     

雷达终端高精度快速浮点算法研究

针对雷达终端处理过程中,浮点运算在现场可编程门阵列(FPGA)中实现较为耗时、资源占用较高的问题,首先在分析对比当前主要浮点处理方法的基础上,选择CORDIC算法进行浮点处理,并对算法原理进行了详细的介绍,通过仿真,分析了位宽及迭代次数对精度的影响。然后,以arctan函数为例详细介绍了其在FPGA中实现的方法,结果显示arctan流水运算速度可达200 MHz,资源占用率较低、实时性强、精度较高且易于调整。     

32位浮点阵列乘法器的设计及算法比较

讨论了乘法器用于补码运算的几种算法。通过比较，发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下，都可以用统一的步骤来完成乘法运算，而立无需对乘积作任何修王，这极大地提高了乘法器的运算速度。结合改进型Booth算法，设计了一个高性能32位浮点阵列乘法器，它能在单个时钟周期内完成一次24位整数乘或32住浮点乘。该乘法器适于VLSI实现，巳被应用于DSP芯片设计之中。     

32位定/浮点乘法器设计

针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns     

浮点LMS算法的FPGA实现

LMS(最小均方)算法因其优良的收敛特性及算法简单等特点在自适应滤波器等领域得到了广泛的应用。浮点运算因其运算步骤繁琐及硬件资源消耗大等缺点使得浮点LMS算法的硬件实现十分困难。文中根据多输入高效浮点加法器结构在FPGA(现场可编程门阵列)上实现了浮点LMS算法。测试结果表明,实现后的LMS算法硬件资源消耗较少且收敛性能与理论值接近。     

32位定/浮点乘法器设计

针对Wallace树连接线复杂度高,版图实现比较困难的缺点,提出了一种新的加法器阵列结构.这种结构在规则性和连接复杂度方面优于ZM树和OS树.同时提出一种新的CLA加法器结构以提高乘法器的性能.乘法器采用1.5μm CMOS工艺实现,完成一次定点与浮点乘法操作的时间分别是56ns和76ns.     

快速浮点加法器的优化设计

运算器的浮点数能够提供较大的表示精度和较大的动态表示范围,浮点运算已成为现代计算程序中不可缺少的部分.浮点加法运算是浮点运算中使用频率最高的运算,因此,浮点加法器的性能影响着整个CPU的浮点处理能力.文中从分析浮点加减操作的基本算法入手,介绍了一种新的算法,即三数据通道浮点加法算法,并着重介绍了整数加法器和移位器的设计,对32位浮点加法器的设计进行了优化.     

12位定点—浮点转换器

本文用ＧＡＬ器件把１２位无符号二进制整数压缩为８位浮点格式码，其最大误差小于６．２５％。     

浮点加法器的VHDL算法设计

以浮点加法器的算法设计和结构映射为例。讨论了如何进行布告同对象的ASIC系统的设计。并给出浮点加法器部分模块的VHDL描述。     

浅析数字信号处理器（DSP）的发展

本文主要阐述了数字信号处理器ＤＳＰ从问世以来，各发展阶段每代产品所使用的工艺技术、市场规模、应用前景等。文章中着重介绍了通用性、特殊用途、用户定制ＤＳＰ器件的性能、特点，技术参数，以及国外生产ＤＳＰ产品的公司和ＤＳＰ在国内的现状及今后的发展趋势。     

浮点模型的定点化到产品级代码的生成

浮点转换为定点是嵌入式软件开发中的一个重要步骤,这项工作非常繁琐,需要大量人力并且容易产生错误。用浮点数学设计的算法表示理想的算法行为,经常必须转换为定点数学,才能用于更加经济的、只支持整数的大规模生产的硬     

基于浮点DSP的数字图像压缩方法研究

分析了浮点ＤＳＰ（ＴＭＳ３２０Ｃ３１）的硬件资源、指令系统的特点,给出了各种提高编码效率的方法,进而介绍了一种采用ＴＭＳ３２０Ｃ３１实现静态图像压缩的方法,并简述了基于ＤＳＰ的视频图像压缩系统的性能。     

SHARCⅡ：新一代浮点DSP的性能和结构

近两年来，AD公司一直致力于对SHARC进行结构上的改进，以推出第二代SHARC：家族产品。第二代SHARC产品着眼于两方面：一，为现有用户提供两代产品间的代码兼容。二，提供最高性能的32位DSP结构。今年第二季度AD公司推出了第二代SHARC家族产品中的第一位成员──ADSP－21160。该产品的最大特点是SIMD（单指令多数据流）模式的DSP结构。第二代SHARC家族产品都将以该结构为基础。ADSP—21160结构概述ADSP－21160是专为性能要求极高的多处理应用如医学成像、3D图形加速、雷达电子和大词汇量语音识别等设计的，代表了目前…     

浮点指数函数的设计与实现

设计了一种用于现代雷达系统的指数函数。设计中,浮点数格式均采用IEEE-754标准32位单精度表示[1]。采用Table-driven算法实现浮点指数函数的运算。为了简化硬件的实现并提高算法实现的精度,引入了CORDIC算法。基于这两种算法结构,提出一种改进结构。采用Verilog语言描述,通过ModelSim6.5b进行仿真,结果表明,在一定的数据范围内,改进后指数函数运算结果的相对误差是传统方法的40%。在TMSC 65nm工艺下综合,频率达到483MHz,满足系统的工作频率要求。     

浮点FFT的VHDL实现

随着集成电路技术的发展,电子设计自动化逐渐成为重要的设计手段,已经广泛应用于数字电路和数字信号处理系统等许多领域.文中介绍了基于VHDL语言设计的浮点FFT,本设计采用基2算法,单精度32位二进制的浮点形式,主控制器采用状态机建模.整个设计利用Xilinx公司提供的先进的ISE 5.3系列软件,采用了先进的结构化设计思想.总设计通过了Modelsim仿真与验证,二十多个模块的代码覆盖率达到100%.实践结果表明,应用VHDL实现的FFT处理器可快速完成浮点数据快速傅式变换,代码覆盖率也表明系统的测试工作比较完备.该系统可扩展到16点,32点的浮点FFT运算.     

DSP芯片中浮点加法器LOD电路的设计

DSP芯片中浮点加法器的速度制约着整个芯片的工作速度，浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此，我们可以通过对LOD电路的改进，来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计，实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。     

高性能浮点DSP芯片加法运算单元的研究与设计

详细讨论了浮点加法的算法及其特性,研究了现行的一些浮点加法运算单元所采用的改进算法及其电路实现,并介绍了这个领域的一些新技术。     

32位单精度浮点乘法器的FPGA实现

采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.本文使用Altera Quartus II 4.1 仿真软件,采用的器件是EPF10K100EQ240-1,对乘法器进行了波形仿真,并采用0.5 CMOS工艺进行逻辑综合.     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。