并行多线程处理机体系结构分析

并行多线程体系结构处理机由多个逻辑处理机构成，大量的流水线控制部件由所有的逻辑处理机所共享。在每个周期，处理机从多个线程取出多条指令调度执行。另外一个特点，它同时支持指令级和线程级的并行操作。本文分析了PMA工作原理。并给出一个处理机模型。     

64位MIPS指令处理器的流水线设计

介绍了一种采用64位MIPS指令集CPU的流水线设计。作为SOC的核心，CPU的性能主要取决于指令的执行效率，而采用流水线方式大大增加了指令的执行速度，提高了CPU的性能。该CPU使用五级流水线设计，文中对影响流水线正常执行的各种因素进行了分析，以及在实际设计中采用相应的控制机制，从而完成对一个具有较高性能的CPU核的流水线控制的设计。     

SC—Ⅰ型实时图象处理系统

ＳＣ－Ⅰ型实时图象处理系统是一种小阵列的流水线处理机，它以微机作为主控制机，采用了先进的大规模卷积芯片ＨＳＰ４８９０８和多路开关Ｌ６４２７０，再配合上用中小规模集成电路实现的轮廓提取、直方图处理等各种功能模块，使得系统具有了体积小、功能强、编程灵活、全实时处理的特点。     

一种通用神经网络处理机设计及其VLSI集成化讨论

本文讨论了通用神经网络处理机的性能要求以及全模拟量处理、全数字量处理和数字模拟混合处理等各种处理方式的优缺点，设计了一种数字模拟混合处理的通用神经网络处理机结构。这种结构在当前ＶＬＳＩ集成工艺的条件下，具有较高的性能价格比。     

PLC和组态王6．5在等离子处理机控制系统中的应用

综合了PLC（可编程逻辑控制器）与组态王6．5技术特点的基础上，结合等离子处理机系统提出了PLC与组态王6．5等离子处理机系统集成监控方法，阐述了等离子处理机电气控制系统原理和组态王监控软件实现，给出了PLC程序流程和组态王监控编程方法。结果表明，采用PLC和组态王6．5联合监控的等离子处理机，具有过程控制实时性好、性能稳定、控制精度高、界面直观等优点。对工艺流程的监控和参数设置简便，提高了印制电路板的生产效率，提高了系统自动化水平。     

并行计算机在现代雷达信号处理中的应用

现代各种体制的雷达，包括地基雷达、舰载雷达、机载雷达和星载雷达如想提高雷达性能，就要大力提高信号处理和数据处理速度，目前国内外均采用现成商用大规模并行处理机。这些处理机的型号较多，文中着重介绍美国成功研制的MP-2，因为MP-2在美国THAAD和NMD地基雷达中得到了成功应用。此外还介绍了并行处理机在国内外机载和星载雷达中的应用及发展。     

半导体人工神经网络研究与发展

本文论述了发展半导体神经网络研究的重要性，讨论了半导体神经网络研究的内容和重点发展方向，研究了通用神经网络处理机的性能要求，并比较了全模拟量处理，全数字量处理和数字量模拟量混合处理方式实现的优缺点，提出了现阶段我国通用神经网络处理机研究的一些思路。     

雷达信号模拟器中噪声的设计与实现

随着雷达技术的发展，雷达信号处理机的重要性日益突出。在处理机开发调试阶段，如果能在实验室中模拟出雷达回波，代替真实信号进行处理机性能测试，将大幅度降低成本，缩短调试周期，还可以任意改变信噪比，信杂比等参数，使测试更具普遍性，介绍了一种模拟雷达回波信号中噪声设计的新方法。     

基于指令并行的软件流水线研究

文章在分析数字信号处理器指令并行操作的基础上，研究了软件流水线，探讨了软件流水线的产生条件并分析了其性能，并结合TD-SCDMA移动通信用户设备(UE)研究项目，分析了软件流水线的设计与应用。     

智能扩展板的数据通信

本文介绍嵌入主处理计算机中的智能扩展板－－从处理机，与主处理机进行高速数据传送的方法，主要有双口存贮器法和ＦＩＦＯ法，并介绍几种有关电路的性能和用途。     

Fully Pipelined Soft Vector Processor as a CPU Accelerator

FPGA based soft vector processing accelerators are used frequently to perform highly parallel data processing tasks. Since they are not able to implement complex control manipulations using software, most FPGA systems now incorporate either a soft processor or hard processor. A FPGA based AXI bus compatible vector accelerator architecture is proposed which utilises fully pipelined and heterogeneous ALU for performance, and microcoding is employed for reusability. The design is tested with several design examples in four different lane configurations. Compared with Central processing unit (CPU), Digital signal processor (DSP), Altera C2H tool and OpenCL SDK implementations, the vector processor improves on execution time and energy consumption by factors of up to 6.6 and 6.4 respectively.     

81.6 GOPS Object Recognition Processor Based on a Memory-Centric NoC

For mobile intelligent robot applications, an 81.6 GOPS object recognition processor is implemented. Based on an analysis of the target application, the chip architecture and hardware features are decided. The proposed processor aims to support both task-level and data-level parallelism. Ten processing elements are integrated for the task-level parallelism and single instruction multiple data (SIMD) instruction is added to exploit the data-level parallelism. The Memory-Centric network-on-chip7 (NoC) is proposed to support efficient pipelined task execution using the ten processing elements. It also provides coherence and consistency schemes tailored for 1-to-N and M-to-1 data transactions in a task-level pipeline. For further performance gain, the visual image processing memory is also implemented. The chip is fabricated in a 0.18- $mu$m CMOS technology and computes the key-point localization stage of the SIFT object recognition twice faster than the 2.3 GHz Core 2 Duo processor.      

嵌入式粗颗粒度可重构处理器的软硬件协同设计流程

 面向多媒体应用的可重构处理器架构由主处理器和动态配置的可重构阵列(Reconfigurable Cell Array,RCA)组成.协同设计流程以循环流水线和流水线配置技术为基础,采用启发式算法对应用中较大的关键循环进行了软硬件划分,使用表格调度算法实现了任务在RCA上的映射.经过FPGA验证,H.264基准中的核心算法平均执行速度相比于PipeRench,MorphoSys,以及TI DSP TMS320C64X提高了3.34倍.     

基于FPGA的移位寄存器流水线结构FFT处理器设计与实现

设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。详细描述了具体设计的算法结构和各个模块的实现。设计采用Verilog HDL作为硬件描述语言,采用QuartusⅡ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。     

一种适用于多种公钥密码算法的模运算处理器

文章设计了一种能够实现多种公钥密码算法（如RSA、ECC、DSA等）的协处理器。通过分析几种常用的公钥密码算法，归纳了一组最常用的基本模运算指令。基于基本指令，设计优化了处理器硬件结构。用微代码循环调用执行这些基本指令，实现其他各种模运算指令。基于这些模运算指令，处理器可实现多种公钥密码算法的运算。该处理器支持从106位到2048位多种长度的模运算。采用流水线结构设计，处理速度较快。处理器占用芯片面积小，核心电路等效门数约为26000门，适用于智能卡等对芯片面积有严格限制的应用。     

流水线结构FFT/IFFT处理器的设计与实现

针对实时高速信号处理的要求，设计并实现了一种高效的FFT处理器。在分析了FFT算法的复杂度和硬件实现结构的基础上，处理器采用了按频率抽取的基—4算法，分级流水线以及定点运算结构。可以根据要求设置成4P点的FFT或IFFT。处理器可以对多个输入序列进行连续的FFT运算，消除了数据的输入输出对延时的影响。平均每完成一次N点FFT运算仅需要Ⅳ个时钟周期。整个设计基于Verilog HDL语言进行模块化设计。并在Altera公司的Cyclone Ⅱ器件上实现。     

基于FPGA的FFT处理器的设计与仿真

针对电网存在较大谐波误差和不对称误差的情况,运用频域FFT算法,设计实现了电力实时参数监测用FFT处理器.处理器采用按频率抽取的基-2算法,分级流水线以及定点运算结构,由6个功能模块组成.整个设计基于Verilog HDL语言进行模块化设计,采用FPGA作为逻辑控制器,并运用QuartusⅡ工具进行了综合仿真.仿真结果表明处理器达到了高精度电力参数监测的要求,对电网谐波分析与经济运行具有实用价值.     

High Throughput Parallel-Pipeline 2-D DCT/IDCT Processor Chip

This paper presents a 2-D DCT/IDCT processor chip for high data rate image processing and video coding. It uses a fully pipelined row–column decomposition method based on two 1-D DCT processors and a transpose buffer based on D-type flip-flops with a double serial input/output data-flow. The proposed architecture allows the main processing elements and arithmetic units to operate in parallel at half the frequency of the data input rate. The main characteristics are: high throughput, parallel processing, reduced internal storage, and maximum efficiency in computational elements. The processor has been implemented using standard cell design methodology in 0.35 μm CMOS technology. It measures 6.25 mm² (the core is 3 mm²) and contains a total of 11.7 k gates. The maximum frequency is 300 MHz with a latency of 172 cycles for 2-D DCT and 178 cycles for 2-D IDCT. The computing time of a block is close to 580 ns. It has been designed to meets the demands of IEEE Std. 1,180–1,990 used in different video codecs. The good performance in the computing speed and hardware cost indicate that this processor is suitable for HDTV applications. This work was supported by the Spanish Ministry of Science and Technology (TIC2000-1289).

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高速Viterbi处理器—流水式块处理并行结构

本文提出一种流水式块处理并行Ｖｉｔｅｒｂｉ处理器，可以得到ＬＭ倍增速（Ｍ为流水级数，Ｌ为块长度），为达到更高速的Ｖｉｔｅｒｂｉ处理器提供了新型的并行结构。它可用Ｓｙｓｔｏｌｉｅ阵列构成，因而适于ＶＬＳＩ实现。