一种新的相位开关实现技术及其在射频双模预分频器中的应用

提出了一种新的相位开关实现技术.基于这种技术设计了一个2/3分频器单元,该单元结构简单,工作频率高,功耗低.为了验证该技术,采用0.25μm CMOS数字工艺实现了一个128/129双模预分频器.对该芯片的测试结果表明其能正确工作于GHz频率范围.当工作频率为2.3GHz时,它消耗的电流仅为13.5mA(2.5V电源电压),芯片面积为0.47mm×0.47mm.     

一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用

提出了一种零中频两次变频802.11a接收机频率合成方案，降低电路功耗的同时，提高了电路可靠性．改进了双模预分频器的结构，提出了一种新型集成“或”逻辑的SCL结构D锁存器．采用0.18μm数模混合CMOS工艺投片测试表明，双模预分频器在1.8V电源下功耗仅5.76mW(1.8V×3.2mA),RMS抖动小于1%．     

一种新的相位开关实现技术及其在射频双模预分频器中的应用

提出了一种新的相位开关实现技术 .基于这种技术设计了一个 2 / 3分频器单元 ,该单元结构简单 ,工作频率高 ,功耗低 .为了验证该技术 ,采用 0 .2 5μm CMOS数字工艺实现了一个 12 8/ 12 9双模预分频器 .对该芯片的测试结果表明其能正确工作于 GHz频率范围 .当工作频率为 2 .3GHz时 ,它消耗的电流仅为 13.5 m A(2 .5 V电源电压 ) ,芯片面积为 0 .4 7mm× 0 .4 7m m.     

一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用

提出了一种零中频两次变频802.11a接收机频率合成方案,降低电路功耗的同时,提高了电路可靠性.改进了双模预分频器的结构,提出了一种新型集成"或"逻辑的SCL结构D锁存器.采用0.18μm数模混合CMOS工艺投片测试表明,双模预分频器在1.8V电源下功耗仅5.76mW(1.8V×3.2mA),RMS抖动小于1%.     

一种基于新的优化结构和动态电路技术CMOS双模预分频器

提出了一种应用新的电路结构和动态电路技术的双模预分频器,它已用0.25μm CMOS数字工艺实现.新的优化结构减少了电路的传输延迟,提高了电路速度.基于这种优化结构和动态电路技术,提出了改进的D型触发器.为了验证其功能,制作了一个试验型芯片.经测试,该分频器在可以工作于GHz频率范围;在电源电压为2.5V,输入频率为2.5GHz时,其功耗仅为35mW(包括三个功耗很大的输出缓冲器的功耗).由于其具有良好的性能,该分频器可应用于许多射频系统中.     

一种基于新的优化结构和动态电路技术CMOS双模预分频器

提出了一种应用新的电路结构和动态电路技术的双模预分频器,它已用0.25μm CMOS数字工艺实现.新的优化结构减少了电路的传输延迟,提高了电路速度.基于这种优化结构和动态电路技术,提出了改进的D型触发器.为了验证其功能,制作了一个试验型芯片.经测试,该分频器在可以工作于GHz频率范围;在电源电压为2.5V,输入频率为2.5GHz时,其功耗仅为35mW(包括三个功耗很大的输出缓冲器的功耗).由于其具有良好的性能,该分频器可应用于许多射频系统中.     

一种具有自适应节能的新型4/5高速双模预分频器

首次提出一种自适应节能方法用于设计4/5高速双模预分频器,它的特点是工作在除4模式时,其中一个D类触发器处于休眠状态.使用台积电混合信号0.25μm CMOS工艺,采用这一自适应节能的设计方法,设计了一个具有源极耦合结构的4/5高速舣模预分频器.仿真结果证明,这一新型4/5高速双模预分频器不受休眠到工作转换状态的影响,最高工作频率保持不变.同时,流片结果表明,当这一新型高速预分频器用于实现66/67分频时,可节省高达20%以上的功耗.     

一种具有自适应节能的新型4/5高速双模预分频器

首次提出一种自适应节能方法用于设计4/5高速双模预分频器,它的特点是工作在除4模式时,其中一个D类触发器处于休眠状态.使用台积电混合信号0.25μm CMOS工艺,采用这一自适应节能的设计方法,设计了一个具有源极耦合结构的4/5高速舣模预分频器.仿真结果证明,这一新型4/5高速双模预分频器不受休眠到工作转换状态的影响,最高工作频率保持不变.同时,流片结果表明,当这一新型高速预分频器用于实现66/67分频时,可节省高达20%以上的功耗.     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

一种新型7.5GHz 3.4mA相位切换三模预分频器

提出了一种新型基于相位选择结构的三模预分频器,与传统结构相比,提供了更多可选的分频比和更宽的输出频率覆盖范围,同时不增加电路复杂度与功耗,可以应用于支持多种无线标准的超高频频率合成器.设计采用了TSMC 0.18μm Analog/RF CMOS工艺,电源电压2.0V.仿真结果表明,电路最高工作频率为7.5GHz,最大电流消耗小于3.4mA.     

A wideband low power low phase noise dual-modulus prescaler

This paper describes a novel divide-by-32/33 dual-modulus prescaler(DMP).Here,a new combination of DFF has been introduced in the DMP.By means of the cooperation and coordination among three types,DFF, SCL,TPSC,and CMOS static flip-flop,the DMP demonstrates high speed,wideband,and low power consumption with low phase noise.The chip has been fabricated in a 0.18-μm CMOS process of SMIC.The measured results show that the DMP’s operating frequency is from 0.9 to 3.4 GHz with a maximum power consumption of 2.51 mW under a 1.8 V power supply and the phase noise is -134.78 dBc/Hz at 1 MHz offset from the 3.4 GHz carrier.The core area of the die without PAD is 57×30μm~2.Due to its excellent performance,the DMP could be applied to a PLL-based frequency synthesizer for many RF systems,especially for multi-standard radio applications.     

A novel wideband low phase noise 2:1 frequency divider

This paper describes a novel low-power wideband low-phase noise divide-by-two frequency divider.Hereby,a new D-latch topology is introduced.By means of conventional dynamic source-coupled logic techniques,the divider demonstrates a wideband with low phase noise by adding a switch transistor between the clock port and the couple node of the input NMOS pair in the D latch.The chip was fabricated in the 90-nm CMOS process of IBM.The measurement results show that the frequency divider has an input frequency range from 0.05 to 10 GHz and the phase noise is-159.8 dBc/Hz at 1 MHz offset from the carrier.Working at 10 GHz,the frequency divider dissipates a total power of 9.12 mW from a 1.2 V supply while occupying only 0.008 mm2 of the core die area.     

一种新型的宽带低相位噪声2分频器

通过对各种2分频器结构的研究,提出一种新结构的D触发器。由此触发器组成的2分频器具有宽带低相位噪声的特点。与传统的动态SCL结构的D触发器相比,通过在D触发器的输入对管的耦合端口和时钟端口之间加一个开关管,扩展了工作带宽并同时保持了低的相位噪声。此芯片采用IBM 的90nm CMOS工艺。测试结果表明,此2分频器工作的频率范围为：0.05-10GHz。工作频率为10GHz时,输出信号的相位噪声在频偏1MHz处为-159.8 dBc/Hz 。工作电压为1.2V,功耗为9.12mW。核心芯片面积仅为0.008mm2。     

3.1~4.9 GHz宽带低相位噪声频率源的研制

基于LTC6946-2频率合成器设计了3.1~4.9 GH频率源,给出了参数设计过程和实物测试结果。该频率源具有宽带、低相位噪声、低杂散、低成本和占用面积小等特点。经过硬件调试达到的主要指标为:输出频率3.1~4.9 GHz,步进10 MHz,相位噪声优于-97.8 dBc/Hz@1 kHz和-99.3 dBc/Hz@10 kHz,杂散优于-90 dBc。     

A dual-band frequency synthesizer for CMMB application with low phase noise

A wide-band frequency synthesizer with low phase noise is presented.The frequency tuning range is from 474 to 858 MHz which is compatible with U-band CMMB application while the S-band frequency is also included. Three VCOs with selectable sub-band are integrated on chip to cover the target frequency range.This PLL is fabricated with 0.35μm SiGe BiCMOS technology.The measured result shows that the RMS phase error is less than 1°and the reference spur is less than -60 dBc.The proposed PLL consumes 20 mA cu...     

一种应用于CMMB的双频段低噪声频率合成器

A wide-band frequency synthesizer with low phase noise is presented. The frequency tuning range is from 474 to 858 MHz which is compatible with U-band CMMB application while the S-band frequency is also included. Three VCOs with selectable sub-band are integrated on chip to cover the target frequency range. This PLL is fabricated with 0.35 μ m SiGe BiCMOS technology. The measured result shows that the RMS phase error is less than 1^o and the reference spur is less than –60 dBc. The proposed PLL consumes 20 mA current from a 2.8 V supply. The silicon area occupied without PADs is 1.17 mm².     

5V单电源供电的低噪声宽带放大器

以单片机MSP430F449为控制核心,设计了一个5 V单电源供电的低噪声宽带放大器。采用单位增益稳定低噪声运放OPA820作为前级放大,高速运放THS3091作为末级放大,其中利用DC-DC变换器TPS61087将5 V电压转化为18 V从而为末级放大电路供电。此外,系统还采用12位高速A/D转换器ADS803实现了测量并数字显示放大器输出电压峰峰值的功能,测量误差小于5%。本系统最高电压增益达到43 dB,上限及下限截止频率达到15 MHz和20 Hz,在50Ω负载上,最大不失真输出电压峰峰值为4.2 V。系统的输出噪声小于200 mV。     

一种应用于GNSS接收机的低噪声和低杂散频率综合器

A low phase noise and low spur phase locked loop （PLL） frequency synthesizer for use in global navigation satellite system （GNSS） receivers is proposed. To get a low spur, the symmetrical structure of the phase frequency detector （PFD） produces four control signals, which can reach the charge pump （CP） simultaneously, and an improved CP is realized to minimize the charge sharing and the charge injection and make the current matched. Additionally, the delay is controllable owing to the programmable PFD, so the dead zone of the CP can be eliminated. The output frequency of the VCO can be adjusted continuously and precisely by using a programmable LC-TANK. The phase noise of the VCO is lowered by using appropriate MOS sizes. The proposed PLL frequency synthesizer is fabricated in a 0.18 μm mixed-signal CMOS process. The measured phase noise at 1 MHz offset from the center frequency is -127.65 dBc/Hz and the reference spur is -73.58 dBc.     

A wideband frequency synthesizer for a receiver application at multiple frequencies

An integer-N frequency synthesizer for a receiver application at multiple frequencies was implemented in 0.18 μm IP6M CMOS technology. The synthesizer generates 2.57 GHz, 2.52 GHz, 2.4 GHz and 2.25 GHz local signals for the receiver. A wide-range voltage-controlled oscillator (VCO) based on a reconfigurable LC tank with a binary-weighted switched capacitor array and a switched inductor array is employed to cover the desired frequencies with a sufficient margin. The measured tuning range of the VCO is from 1.76 to 2.59 GHz. From the carriers of 2.57 GHz,2.52 GHz, 2.4 GHz and 2.25 GHz, the measured phase noises are -122.13 dBc/Hz, -122.19 dBc/Hz, -121.8 dBc/Hz and -121.05 dBc/Hz, at 1 MHz offset, respectively. Their in-band phase noises are -80.09 dBc/Hz, -80.29 dBe/Hz,-83.05 dBc/Hz and -86.38 dBc/Hz, respectively. The frequency synthesizer including buffers consumes a total power of 70 Mw from a 2 V power supply. The chip size is 1.5 × 1 mm~2.     

一种应用于多频接收机的宽带频率综合器

采用0.18µm 1P6M CMOS工艺实现了一种应用于多频接收机的整数分频频率综合器。该频率综合器为接收机提供频率分别为2.57GHz, 2.52GHz, 2.4GHz 和 2.25GHz的本振信号。为了覆盖要求的频点,其宽带压控振荡器同时采用了可变电容阵列和可变电感阵列。经测试,压控振荡器的频率调谐范围为1.76GHz~2.59GHz。对于频率为2.57GHz, 2.52GHz, 2.4GHz 和 2.25GHz的载波,在1MHz频偏处,相位噪声分别为-122.13dBc/Hz、-122.19dBc/Hz、-121.8dBc/Hz和-121.05dBc/Hz。其带内相位噪声分别为-80.09dBc/Hz、-80.29dBc/Hz、-83.05dBc/Hz 和-86.38dBc/Hz。包括驱动电路在内的芯片功耗约为70mW。芯片面积为1.5mm×1mm。