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高分辨率SAR实时成像的大数据量使得矩阵转置运算量激增,成为算法研究中的重要问题。本文结合DDR SDRAM的内部运行机制和读写时序,提出面向DDR SDRAM的最快列读取CTM(corner turning memory,矩阵转置)和读写均衡CTM算法,在无冗余存储器DDR SDRAM体系中获得满意的效果。 相似文献
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基于FPGA的DRR2 SDRAM控制器接口的简化设计方法及实现 总被引:3,自引:0,他引:3
DDR2 SDRAM是由DDR SDRAM发展而来的一种新型大容量存储器,正在被越来越多的应用在高速存储系统中。文中介绍了利用MIG软件工具在Xilinx Spartan-3A系列FPGA中实现DDR2 SDRAM控制器的设计方法,详细叙述了其基本原理,并给出了硬件测试结果。 相似文献
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针对当前实现高精度、高速、高存储深度的数据处理已成为电子行业亟待解决的关键问题,通过对现在几种常用的存储器进行比较,对DDR SDRAM的基本原理及其在实现高速、高存储深度的数据处理中的应用进行了介绍,最后给出结合DDR SDRAM实现高速数据采集系统的设计流程。 相似文献
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基于AMBA总线的DDR2 SDRAM控制器研究与实现 总被引:5,自引:2,他引:5
随着大规模集成电路和高速、低功耗、高密度存贮技术的发展,DDR存贮器业已成为PC内存的主流技术.作为第二代DDR存贮器DDR2预取位数是普通DDR的两倍.因此DDR2 SDRAM将取代DDR SDRAM的主流地位.本文对DDR2存贮技术进行了探讨,并讨论了DDR2 SDRAM和DDR SDRAM的区别以及设计时应注意的问题,设计了一个基于AMBA总线的DDR2 SDRAM控制器并提出了一种数据顺序预读取机制,使得DDR2 SDRAM的访问效率大大提高. 相似文献
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提出了一种适用于DDR SDRAM控制器的DLL新结构,在不同的工艺、电压和温度(PVT)条件下,DDR SDRAM的数据经过传输线传输后均能被器件采样到正确的数据。采用256M133MHz DDR SDRAM和1.5V、0.16μm CMOS标准单元库,模拟和测试结果都表明了该结构的正确性。该结构同样可用于其它不同PVT条件下需要固定延迟的电路。 相似文献
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半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic
Random Access Memory, DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS 软
件和IBIS 5. 0 模型的DDR4 SDRAM 信号完整性仿真方法。利用IBIS 5. 0 模型中增加的复合电流(Composite Current)
、同步开关输出电流等数据,对DDR4 SDRAM 高速电路板的信号完整性进行更准确的仿真分析。仿真结果
表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦
电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise, SSN)都得到明显改善;在不加去耦电容的
情况下,将输入信号由PRBS 码换成DBI 信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。 相似文献
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A DDR2 SDRAM test setup implemented on the Griffin III ATE test system from HILEVEL Technologies is used to analyse the row hammer bug. Row hammer pattern experiments are compared to standard retention tests. The analysis confirms that the row hammer effect is caused by a charge excitation process depending on the number of stress activation cycles. The stress has to occur in the local neighborhood of the cells under test. Shallow impurity levels support the responsible charge carrier transport process in the used DDR2 SDRAM technology. 相似文献
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针对嵌入式系统对存储器的需求,提出了基于DDR2SDRAM的存储方案。简要介绍DDR2器件HY5PSl21621BFP及其硬件接口。给出了一个应用实例。 相似文献
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在高速数据收发系统设计中,首先需要解决的问题是实时数据的高速缓存,然而FPGA内部有限的存储资源无法满足海量数据缓存的要求。为了解决系统中海量数据的缓存问题,系统创新提出了一种基于DDR2 SDRAM的乒乓双缓冲设计方案。方案设计了两路基于DDR2 SDRAM的大容量异步FIFO,通过FPGA内部选择逻辑实现两条通路间的乒乓操作,从而实现数据的高速缓存。实验结果表明,基于DDR2 SDRAM的数据收发系统实现了每路512 Mbit的缓存空间和200 MHz的总线速率,解决了海量数据的高速缓存问题。 相似文献
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Due to the complexity of IC, electromagnetic immunity plays a critical role towards evaluating the EMC performance to avoid the high cost of redesign. This paper focuses on the Direct Power Injection (DPI) immunity of processor chips with different external double data rate3 (DDR3) synchronous dynamic random access memory (SDRAM) in consumer electronics. To complete the DPI test, a test board complying with the standard IEC62132-4 and a dedicated test code have been designed. The effect of DC power injection interference on same DDR model but different DDR pins and the same DDR pin but different DDR models were analysed, the results can be used to locate the system-level EMC issues and optimize the design. 相似文献
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