混合模块TC~2CLA无等待时间序列及性质

在不增加顶层进位级联超前进位加法器(TC2CLA)模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块TC2CLA的延迟时间公式的基础上提出了混合模块顶层级联超前进位加法器无等待时间序列.给出了混合模块TC2CLA无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及一系列重要性质.     

TC~2CLA的混合模块延迟公式及优化序列

为提高长加法器的运算速度,扩展操作位数,提出了一种加法器结构--混合模块顶层进位级联超前进位加法器(TC2CLA).该结构将层数Mi>1的CLA模块底层进位级联改为顶层超前进位单元进位级联.在CLA单元电路优化和门电路标准延迟时间tpd的基础上,由进位关键路径推导出混合模块TC2CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,导得了相同模块TC2CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块TC2CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了混合模块级联序列数的公式和应用实例.TC2CLA和CLA的延迟时间公式表明,在相同模块序列和不等待(组)生成、传输信号的条件下,最高位进位延迟时间及最高位和的最大延迟时间减小.     

超前进位加法器混合模块延迟公式及优化序列

为扩展操作位数提出了一种更具普遍性的长加法器结构——混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上，由进位关键路径推导出混合模块级联CLA的模块延迟时间公式，阐明了公式中各项的意义。作为特例，自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。     

混合模块TC~2CLA优化设计的结构参数约束

在顶层进位级联超前进位加法器（TC2 CLA）基本单元及组合方案优化设计的基础上,将微电子技术工艺水平制约下的门电路最大扇入数Nfanin（max）和扇出数Nfanout（max）经分析、归纳转化为混合模块TC2 CLA全面优化设计的结构参数约束.推导出TC2 CLA结构参数组位数jm,模块层数Mj与Nfanin（max）、Nfanout（max）的约束公式,并列出优化分析表.公式和优化表给出了TC2 CLA结构参数（jm、Mj）在全面优化设计中的约束,为混合模块TC2 CLA及优化序列、无等待时间序列的优化设计及操作位的扩展奠定了基础.     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.     

64位超前进位对数加法器的设计与优化

设计一个应用于高性能微处理器的快速64位超前进位对数加法器.通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路.该加法器采用SMIC 0.18 μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能.     

用于加法器的功耗延迟积优化混合进位算法

为了实现高性能的加法器,提出了面向功耗延迟积(PDP)优化的混合进位算法。该算法能快速搜索加法器的混合进位,以优化PDP。采用超前进位算法和行波进位算法交替混合,兼具超前进位算法速度快和行波进位算法功耗低的特点。该算法采用C语言实现并编译,结果应用于MCNC Benchmark电路,进行判定测试。与应用三种传统算法的加法器相比,应用该算法的加法器在位数为8位、16位、32位和64位时,PDP改进量分别为40.0%、70.6%、85.6%和92.9%。     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

一种适合VLSI实现的快速加法器

本文提出一种规整结构超前进位加法器,其加法时间与位数的对数成比例;而且其结构规整、逻辑简单、互连容易。SPICE模拟表明,采用2μm CMOS工艺的16位加法器最坏情况延时为5.4ns,并具有位数加倍延时仅增加1.2ns的扩展特性。它可以方便地用全定制或半定制等VLSI设计方法实现。     

Novel Low-Overhead Operand Isolation Techniques for Low-Power Datapath Synthesis

Power consumption in datapath modules due to redundant switching is an important design concern for high-performance applications. Operand isolation schemes that reduce this redundant switching incur considerable overhead in terms of delay, power, and area. This paper presents novel operand isolation techniques based on supply gating that reduce overheads associated with isolating circuitry. The proposed schemes also target leakage minimization and additional operand isolation at the internal logic of datapath to further reduce power consumption. We integrate the proposed techniques and power/delay models to develop a synthesis flow for low-power datapath synthesis. Simulation results show that the proposed operand isolation techniques achieve at least 40% reduction in power consumption compared to original circuit with minimal area overhead (5%) and delay penalty (0.15%)     

Vector quantization with variable-precision classification.

We investigate variable-precision classification (VPC) for speeding vector quantization (VQ). VPC evaluates bit-serially, from the most significant bit. When the magnitude of the error due to the unevaluated bits is less than the absolute magnitude of the discriminant, we can classify without processing the remaining bits. A proof shows that as the operand precision increases, the average necessary precision becomes asymptotically independent of the operand precision, VPC makes the complexity of the L(2) norm equivalent to the L(1) norm. In VQ of real images, on average, the codevector element's precision necessary for classification was under four bits. We implemented binary classification circuitry using VPC and conventional approaches. The key modules were designed and their performance estimated assuming 1.0-mum gate array technology. The implementations could search binary pruned trees at the television quality video rate. When the overall execution time is important, VPC more than halves the computational complexity.     

有源相控阵天线瞬时宽带性能改善研究

采用无色散特性的模拟或数字移相器会导致天线波束指向随频率发生变化,即相控阵天线的孔径效应。工程上一般在子阵级别上采用色散特性的实时延迟线拓展相控阵天线瞬时带宽,但是子阵级延时量化误差会产生周期性栅瓣,导致天线副瓣性能恶化。文中提出在通道(或多通道收发组件)上设置小位延迟线、与子阵级大位延时线叠加使用,消除或改善子阵级延时误差造成的性能恶化。结合X波段有源二维阵列天线,对单元级、子阵级、子阵+单元两级三种情况进行了仿真。仿真结果表明,子阵+单元两级延时方法在扩展相控阵天线瞬时带宽的同时,能明显改善相控阵天线的副瓣特性,且具有较强的工程可实现性。     

基于并行前缀结构的十进制加法器设计

针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310 μm2,2 681 μm2,5 485 μm2。     

A New Method of Reducing Assembly Delay of Speech Packets

1　ＩｎｔｒｏｄｕｃｔｉｏｎＴｈｅｏｕｔｐｕｔｏｆｓｐｅｅｃｈｃｏｄｅｒｓｗｉｌｌｂｅｐｒｏｃｅｓｓｅｄｄｉｆｆｅｒｅｎｔｌｙｗｈｅｎｔｒａｎｓｍｉｔｔｅｄｉｎＩＰａｎｄＡＴＭｎｅｔ ｗｏｒｋｓ,ｃｏｍｐａｒｅｄｗｉｔｈｔｈｅｃａｓｅｉｎＰＳＴＮｎｅｔｗｏｒｋｓ.ＩｆｔｈｅｃｏｄｅｓｔｒｅａｍｓｆｒｏｍｓｏｍｅｓｐｅｅｃｈｅｎｃｏｄｅｒａｒｅｔｒａｎｓｍｉｔｔｅｄｉｎＩＰｎｅｔｗｏｒｋｓ,ｔｈｅｙｓｈｏｕｌｄｆｉｒｓｔｏｆａｌｌｂｅｐｒｏｃｅｓｓｅｄｂｙｔｈｅｕｐｐｅｒｌａｙｅｒａｎｄｔｒａｎｓｐｏ…