JPEG2000中的EBCOT并行处理方法研究

为了提高JPEG2000编码的效率,降低在此过程中EBCOT的瓶颈效应,文中在分析EBCOT算法的基础上研究了三种并行结构的优化方案,结合软硬件的考虑,并行结构大大提高了编码速度,增强了编码的实时性。     

JPEG2000中的EBCOT并行处理方法研究

为了提高jPEG2000编码的效率，降低在此过程中EBCOT的瓶颈效应，文中在分析EBCOT算法的基础上研究了三种并行结构的优化方案，结合软硬件的考虑，并行结构大大提高了编码速度，增强了编码的实时性。     

JPEG2000中EBCOT算法的优化

JPEG2000是国际标准化组织(ISO)指定的新一代静止图像压缩标准,具有优良的压缩性能和很高的灵活性.在JPEG2000编码系统中优化截断的嵌入式分块编码(EBCOT)的第一层编码花费了大部分时间.为了提高编码的效率,在分析EBCOT算法的基础上提出了一种优化方案.实验结果表明,该方案提高了编码速度,增强了编码的实时性.     

基于EBCOT的JPEG2000压缩方法概述

首先概要地论述了JPEG2000压缩方法的过程及原理,包括预处理、量化、小波变换等,然后对其使用的改进的EB-COT进行了重点的论述,最后简单介绍了JPEG2000标准实现的软件——Jasper软件。     

JPEG2000中EBCOT算法的VLSI结构研究与实现

提出了一种快速、高效专用于JPEG2000中EBCOT算法的VLSI结构．根据用于提高EBCOT算法处理速度的多种加速技术，提出了一种“探测——编码”方法，即先找出下一个待编码比特的位置，然后再对其进行编码．这样三次编码过程的扫描量实质上只相当于一次全扫描，编码效率提高了三倍．根据馥方法本文中的结构建立两级流水线操作方式，将编码过程分为：“探测”和“编码”两个处理过程．从而处理速度得到极大的提高．最后．对本文的结构进行了VLSI实现和验证．并在结构的面积，速度和功耗等方面和同类结构进行了比较，可以看出本文中的结构具有高的处理速度和较低的功耗．     

An efficient hardware implementation of parallel EBCOT algorithm for JPEG 2000

With the augmentation in multimedia technology, demand for high-speed real-time image compression systems has also increased. JPEG 2000 still image compression standard is developed to accommodate such application requirements. Embedded block coding with optimal truncation (EBCOT) is an essential and computationally very demanding part of the compression process of JPEG 2000 image compression standard. Various applications, such as satellite imagery, medical imaging, digital cinema, and others, require high speed and performance EBCOT architecture. In JPEG 2000 standard, the context formation block of EBCOT tier-1 contains high complexity computation and also becomes the bottleneck in this system. In this paper, we propose a fast and efficient VLSI hardware architecture design of context formation for EBCOT tier-1. A high-speed parallel bit-plane coding (BPC) hardware architecture for the EBCOT module in JPEG 2000 is proposed and implemented. Experimental results show that our design outperforms well-known techniques with respect to the processing time. It can reach 70 % reduction when compared to bit plane sequential processing.     

A scalable embedded JPEG 2000 architecture

The latest image compression standard, JPEG 2000 is well tuned for diverse applications, thus raising various throughput demands on its building blocks. Therefore, a JPEG 2000 encoder with the feature of scalability is favorable for its ability of meeting different throughput requirements. On the other hand, the large amounts of data streams underline the importance of bandwidth optimization in designing the encoder. The initial specification, especially in terms of loop organization and array indices, describes the data manipulations and, subsequently, influences the outcome of the architecture implementation. Therefore, there is a clear need for the exploiting support, and we believe the emphasis should lie on the loop level steering. In this paper, we apply loop transformation techniques to a scalable embedded JPEG 2000 encoder design during the architectural exploration stage, considering not only the balance of throughput among different blocks, but also the reduction of data transfer. The architecture is prototyped onto Xilinx FPGA.     

JPEG 2000系数位平面编码的FPGA设计

研究JPEG 2000 标准中系数位平面编码的硬件实现问题,提出一种适合ASIC实现的结构,在保证编码速度的前提下,最大限度减小了片内小波系数缓存量,解决了扫描过程中如何对系数状态字进行读写的问题,大大减少了系统访问系数状态字的频率。设计中幅度细通道和清理通道并行工作,使编码时间比传统非并行工作减少30%以上。在FPGA上对设计进行了仿真验证。     

JPEG2000分数位平面编码器的FPGA电路实现

分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分。基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器。电路仅需要约5100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1500×1200的图像。     

JPEG2000 MQ编码算法的优化和FPGA实现

MQ编码是一种无损数据压缩技术,已被JPEG2000标准采用,其高复杂度成为JPEG2000系统实现的速度瓶颈。本文在分析MQ编码算法软件流程的基础上提出了一种优化的基于流水线处理的MQ编码算法;并利用Xilinx FPGA的可编程特性详细地将此算法模块化,最后实现仿真验证。结果表明,该算法在有限资源消耗情况下最高运算时钟频率可达89.8MHz,算法对于压缩速度要求严格的JPEG2000实现具有一定实用价值。     

基于FPGA的JPEG2000自适应算术编码器设计

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题，采用并行结构的FPGA设计，并用Modelsimse5．8对其作仿真验证。设计使用Vefilog HDL语言在RTL级描述，并以Xilinx Vertex11系列中的xc2v250-6fg256器件为基础在ISE6．1下完成综合。     

基于FPGA的JPEG2000自适应算术编码器设计

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用VerilogHDL语言在RTL级描述,并以Xilinx VertexII系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。     

基于JPEG2000的TAGTREE编码算法分析及其FPGA实现

详细分析了TAGTREE编码规则及其在JPEG2000中的应用，采用固定存储器地址映射关系实现子父节点对应关系的方法简化了地址发生逻辑，提出一种用于JPEG2000打包的TAGTREE编码VLSI体系结构．在Altera公司Stratix系列芯片EP1S258672C7搭建的FPGA平台上，能够以100MHz时钟频率进行实时打包处理，全部设计只需要消耗628个逻辑单元和128字节的片内存储器。     

基于最速下降法的JPEG2000快速率控制方法

研究实现了基于最速下降法（SD）的JPEG2000率控制方法。该方法的主要特点是：通过多次迭代依次选择失真率比值最大的编码遍作为最终的压缩码流;并针对最速下降法排序时间复杂度大的缺点,引入了最大堆排序结构,大大提高了在每次迭代更新过程中的排序和查找效率。该方法在率控制的过程中进行备选编码遍的编码过程,既消除了JPEG2000编码的冗余性,又减少了率分配的时间。实验结果表明,该方法显著减少了编码和率控制的时间复杂度,提高了压缩编码效率。     

一种基于母函数的JPEG2000隐写分析方法

针对JPEG2000图像小波系数一般统计特征在BPCS-JPEG2000隐写前后变化不明显的问题,提出了一种基于小波系数母函数的隐写分析方法。通过对JPEG2000图像三级小波系数低频子带进行主分量提取,计算出相应的母函数,分析它在隐写前后的变化,提取出九个母函数值作为特征向量输入到SVM分类器中。实验证明在嵌入比例为30%以上可得到80%以上的真阳性率,同时假阳性率很低。     

JPEG2000中嵌入式块编码的FPGA设计

为了使JPEG2000能应用到便携产品中,采用了高效存储结构的硬件实现方案,并设计了相应的寄存器组和控制逻辑。仿真结果表明所设计的块编码器能够在0.256s内完成对一幅512×512的灰度图像的编码。     

基于JPEG2000的高精度整型小波变换

为了提高JPEG2000中的CDF-9/7整型小波变换的精度,分别分析了其中规整化乘运算和提升步两部分影响精度的因素。对于规整化乘运算,提出了有利于提高精度的一步式规整化乘的改进方案。同时,通过优化选取数据的扩展位数和乘法宽度,进一步提高了提升步精度。在JPEG2000中的测试表明使用该方法设计的整型小波具有较好的性能。     

基于FPGA的JPEG解码器设计与实现

为满足SoC中JPEG静止图像实时解压缩要求,在完成JPEG解码器C语言建模的基础上,采用自顶向下的设计方法,完成了JPEG Baseline解码器设计,并在FPGA开发板上验证了设计结果。该设计与ACTEL、4I2I等公司的IP核相比具有相近的解压缩速度,能满足实时解码要求。     

FPGA implementation of the JPEG2000 binary arithmetic (MQ) decoder

A flexible FPGA implementation of the JPEG-2000 binary arithmetic decoder is presented in this paper. The proposed JPEG2000 binary arithmetic decoder reduces the amount of resources used on the FPGA allowing 19% more entropy block decoders to fit on chip and consequently increasing the throughput by 21% beyond previous designs.     

基于Davinci平台的JPEG2000提升小波算法优化

随着JPEG2000压缩算法越来越广泛地应用到各个领域,提高算法的编码速度成为亟待解决的问题。为提高JPEG2000算法的编码速度,针对JPEG2000编码的小波变换部分,提出了一套基于Davinci平台的优化体系。该体系利用Davinci平台的特点采用数据延拓、DMA乒乓缓存、并行流水等策略减少了运算量,大大加快了算法的执行速度。实验证明算法的速度比传统算法提高11倍以上,并且不存在图像质量下降的问题。