可编程器件的选择性双模冗余加固方法

针对现有FPGA加固方法开销过大的问题,提出一种利用逻辑门对故障的屏蔽效应进行选择性加固的双模冗余方法.首先建立待加固电路的查找表结构模型,根据故障的传播概率按电路结构依次计算每个查找表的故障敏感度;然后将故障敏感度高的查找表进行双模冗余,并根据要屏蔽的故障类型在冗余后的查找表输出端添加"与","或"逻辑进行表决;最后对加固后的电路进行故障注入,验证加固效果.对MCNC测试集电路的实验结果表明,与现有方法相比,在同等开销下,文中方法对故障的屏蔽效果更显著;全冗余时,该方法可将故障平均减少84.3%,对于apex2,spla等大电路则能减少超过97%.     

基于BlockRAM的高端路由器IP层性能统计

高端路由器的IP层性能统计需要存储大量的数据,传统的方法用D触发器进行存储,往往消耗大量的逻辑单元和布线资源.文章给出一种用BlockRAM存储统计数据的设计方案,它有效利用FPGA内部的专用电路从而大量节省了逻辑和布线资源.该方案还具有良好的可扩展性.     

基于扫描D触发器的可逆电路测试综合方法

为了实现可逆逻辑电路的可测性设计,充分利用可逆逻辑电路中存在的输出引脚,提出一种可逆逻辑电路测试综合方法.通过定义可逆逻辑门的可观性值和可控性值的计算方法,对可逆逻辑电路的可测性进行建模;通过插入观察点,制定了可逆组合逻辑电路可测性实现方案;通过对现有的D触发器进行改造并构建全新的扫描D触发器,制定了可逆时序电路的可测性逻辑实现方案;最后分析了扫描D触发器的工作特点,规范了测试步骤,建立一种可逆逻辑电路的测试综合方法.实验结果表明,与现有方法相比,文中方法插入观察点代价平均增加不到1%,但电路的可观性平均能得到24%的改善.     

“存储+逻辑”3D集成电路的硅通孔可测试性设计

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.     

基于边界扫描的板级测试向量自动生成

针对现有测试向量存在的不足,提出一种可施加到电路板扫描链上的测试向量自动生成方法,该方法利用被测电路的网络表文件和边界扫描描述语言文件,获取器件互连关系、边界扫描信息及扫描链路结构,结合测试算法生成板级测试向量,根据扫描链数目及连接关系将其扩展并生成可施加到扫描链上的链路级测试向量。实验结果表明,该方法能检测被测电路中多条扫描链的固定0、固定1、短路和开路故障,为测试系统提供了实用高效的测试向量。     

针对一种多模式逻辑单元结构FPGA的工艺映射

结合FPGA设计的特点,提出一种可灵活配置的多模式FPGA逻辑单元结构及对其进行工艺映射的工具VMAP.该工具中除了采用一般的工艺映射算法外,还结合逻辑单元结构特点提出了专门的合并优化算法.该算法基于图的最大基数匹配,将部分查找表进行合并,减小了映射结果的面积开销.实验结果表明.对于标准的测试电路,结合文中的逻辑单元结构和合并算法得到的工艺映射结果平均可以减少15.7%的基本逻辑单元使用个数.     

数字调制器载波产生电路的FPGA设计

数字调制器载波产生电路的FPGA实现通常都是基于查找表的方法,为了达到高精度要求,需要耗费大量的ROM资源去建立庞大的查找表。文中提出了一种基于流水线CORDIC算法的实现方案,可有效地节省FPGA的硬件资源,提高运算速度。电路在FPGA芯片EP1C12Q240C8上实现,并通过QuartusⅡ嵌入式逻辑分析仪SignalTapⅡ对硬件进行了实时测试,测试结果验证了设计的正确性及可行性。     

用于低功耗设计和测试的自适应触发器

提出一种触发器结构——自适应触发器,它可以同时降低VLSI电路的工作功耗和扫描测试时的功耗,自适应触发器监视D端和Q端的逻辑电平,当两者的逻辑电平相等时,就会自动把触发器的内部时钟停在逻辑高电平;否则,触发器要跳变时,就会自动地恢复触发器的内部时钟,在触发器的跳变率较低时,自适应触发器能有效地降低触发器的功耗,同DL—DFF和时钟门控相比,自适应触发器具有不需要附加额外电路,并能同时降低电路的工作功耗和扫描测试功耗的优点。     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。     

一种182路传感器数据采集电路的设计

为实现工程实践中182路传感器信号的采集,设计一种基于FPGA为核心控制器,12片模拟开关并联连接及双A/D转换器布局的多通道数据采集电路;传感器输入信号经过信号调理电路后实现阻抗变换并滤除高频干扰噪声;针对不同传感器信号的采样率建立数据编帧表,采用数据编帧表建立ROM地址查找表来实现信号通道的切换及不同信号采样率的灵活控制;在A/D采样逻辑设计中采用中采用优化时序措施来减少控制器操作时的等待时间,提高工作效率,采集后的数据上传到计算机分析;大量的实验测试已验证该电路的有效性和实用性。     

大规模软硬协同哈希表设计与实现

哈希表在网络报文处理,尤其是带状态的报文处理中发挥着重要作用.伴随着网络流量的快速增长,传统软件哈希表难以满足网络性能需求,而查找是影响哈希表性能的关键之一,如何提升哈希表的查找速率也一直是一个难点问题.经研究表明,现有的网络流量呈现Pareto分布特征,即存在少数的大流量数据——大象流.基于当前数据中心广泛采用的软硬协同计算模式,提出了一种基于DPDK+FPGA的大规模软硬协同哈希表架构.根据现有网络流量特征,将流量分成大象流与背景流.同时也将哈希表分成硬件表与软件表.在FPGA中构造小规模硬件表,卸载所有报文的哈希计算,以及大象流的哈希查找.在软件中基于DPDK构建大规模软件表,利用FPGA卸载哈希计算,加速背景流的查找.软件拥有所有流信息,利用采样法识别大象流并将大象流的键值对信息(key-value)更新到FPGA的硬件表中,以加速软件中大规模软件表的查找速率.采用Xilinx U200加速卡和通用服务器作为硬件平台,实现了软硬协同的大规模哈希表,并利用测试仪构造了符合当前网络特征的流量数据,以DPDK精确转发为例,验证了软硬协同哈希表的性能.结果表明,在大象流哈希查找完全卸载...     

基于查找表和SF CORDIC的高精度正余弦函数求值方法

常用查找表法和CORDIC算法在FPGA上实现正余弦函数求值.查找表法实现简单,输出延迟小,但随着计算精度的提高,存储资源需求呈指数增长;传统的CORDIC方法硬件资源消耗大,且输出时延长.论文提出一种新方法,将查找表和SF-CORDIC算法相结合,以查表所得中间向量为迭代初始向量,对剩余旋转角应用SF-CORDIC算法,迭代系数取0或1,减少了x、y通路的计算开销和舍入误差;并对z通路使用加减交替法提前生成剩余旋转角,以减少每级流水线的延迟.所需查找表的地址位数和迭代次数分别较常规查表法和CORDIC算法减少一半左右.基于FPGA完成了算法的设计、仿真与误差分析,结果表明该方法可利用较少的硬件资源和存储资源实现较高精度和较低时延的正余弦函数求值.     

0～_-~+180°相位差的测量

<正> 同频率的两个波形之间的相位差通常是采用异或电路将输入信号转换成方波来测得,异或门输出的平均值与相位差戍比例。这个方法可测量0～180℃的相位,但不能指示相位超前或滞后的方向。图1所示的电路就是上述方案的变形,该电路可测量0～±180°的相位。产生的方波信号A和B送至D触发器,当输入1超前输入2时,触发器输出C为逻辑1;当输入1滞后输入2时,输出为逻辑0。在输出运放电路中,D触发器的输出C用来控制晶体管2N2369的导通和关断。当C为逻辑0时,运算放大器输出F为正且与异或电路输出的平均值E成正比;当C为逻辑1时,F为负,     

基于区域重组的异构FPGA工艺映射算法

传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.     

基于SoPC的二维IDCT分布式算法的IP核研究

研究基于SOPC的视频解码系统中二维IDCT硬件设计与实现.针对二维IDCT的运算量大、乘法运算多,导致占用FPGA资源多和系统速度慢等问题,其设计采用-维IDCT复用,研究分布式算法实现乘法累加,并使用偏移二进制编码来减小其查找表大小,其直接占用FPGA逻辑单元内的查找表LUT,没有寄存器或内置RAM.综合结果表明,...     

CORDIC算法在正余弦函数中的应用及其FPGA实现

正余弦函数在工程实现中应用很广泛。常用的查找表方法实现简单,但占用存储器资源较多,计算精度与存储容量的矛盾比较突出;传统的CORDIC（坐标旋转数字计算）方法虽占用存储资源少,但硬件资源消耗大,且输出时延长。鉴于此,提出一种改进型的CORDIC算法,将查找表和CORDIC算法相结合,完成了该算法的设计仿真和基于FPGA的硬件测试;结果表明该算法能够利用少量硬件资源和部分存储资源,实现较高的计算精度和较低的输出时延。     

数字系统硬件在线进化技术研究

电路的在线进化设计是通过演化的方式实现电路的功能,可视为进化算法与可编程逻辑器件的结合;针对制约进化设计能力的主要“瓶颈”一染色体过长导致进化设计受限,文中一方面结合FPGA中的逻辑资源,采用基于LUT（查找表）逻辑功能与连线的分段编码方案,降低染色体长度,另一方面,采用了改进了的进化策略（ES）,以克服算法的早熟并加快收敛速度;文中以两位乘法器电路的在线进化作为实例,给出了具体的实现方法。     

采用部分增强型扫描提高跳变时延故障覆盖率的触发器选择方法

选择关键的常规扫描触发器进行置换是采用部分增强型扫描时延测试方法的核心问题.通过定义常规扫描触发器和未检测跳变时延故障的相关度的概念及其计算方法,提出一种触发器选择方法.首先找到被测电路中采用捕获加载方法不可测,但采用增强型扫描可测的跳变时延故障;然后依据常规扫描触发器与这些故障的相关度把少量关键的常规扫描触发器替换成为增强型扫描单元,从而有效地提高电路中跳变时延故障被检测的概率.实验结果表明,采用文中方法在可以接受的硬件开销下能有效地提高被测电路中的跳变时延故障覆盖率.     

用FPGA实现线阵红外探测器的奇偶校正

法国Sofradir公司生产的288×4红外焦平面阵列(IRFPA)具有很高的探测灵敏度,是军用红外系统的理想器件.由于器件本身的结构特点,在使用时需要进行奇偶校正.该电路的控制逻辑比较复杂,实现的方法有三种:用传统的中小规模集成电路实现,这种实现方法难度比较大;用CPLD或FPGA做逻辑,其它部分用中小规模集成电路,这种实现方法布线比较困难;所有电路全部用FPGA实现,这种实现方法布线简单,电路集成度高,体积小,功耗低,可靠性好,是最佳实现方案.文中就是用这种方案实现了该探测器的奇偶校正电路.     

SRAM型FPGA的基于可观性度量的选择性三模冗余方法

为了增强SRAM型FPGA抗单粒子翻转破坏的能力并减少硬件开销,提出一种面向查找表的基于可观性度量的选择性三模冗余方法.首先定义查找表发生单粒子翻转(SEU)故障的一种可观性概念,并结合概念给出理论计算公式;然后根据计算出的查找表可观性分布筛选出SEU敏感查找表;最后插入相应的冗余电路.此方法能够以较小的冗余比例,使得电路的抗SEU性能接近全三模冗余的效果.对MCNC’91的18个规模不同的电路进行实验的结果表明,文中方法平均只需要冗余37%的查找表,并且冗余后电路的抗SEU性能为92.6%,相比全三模冗余节省了63%的硬件开销,说明该方法能够在有效地提高电路的抗SEU性能前提下取得显著的硬件节省效果.