平台式FPGA中可重构存储器模块的设计

可重构静态存储器(SRAM)模块是场可编程门阵列(FPGA)的重要组成部分,它必须尽量满足用户不同的需要,所以要有良好的可重构性能.本文设计了一款深亚微米工艺下的16-kb的高速,低功耗双端口可重构SRAM.它可以重构成16Kx1,8Kx2,4Kx4,2Kx8,1Kx16和512x32六种不同的工作模式.基于不同的配置选择,此SRAM可以配置为双端口SRAM,单端口SRAM,ROM,FIFO,大的查找表或移位寄存器,本文完整介绍了该SRAM的设计方法,重点介绍了一种新颖的存储单元电路结构:三端口存储单元,以及用于实现可重构功能的电路的设计方法.     

基于LabVIEW和FPGA的存储器测试系统设计

为满足多种存储器的测试需求,基于LabVIEW和FPGA设计了一套存储器测试系统;系统分为上位机及下位机两个部分,其上位机部分采用LabVIEW开发测试控制器,完成系统的测试控制、测试数据的采集与存储及对传统仪器的程序控制;下位机部分采用FPGA实现测试所需要的测试激励生成,经实测验证了系统可以对专用存储器进行自动化监控测试,具有测试成本低测试灵活及可扩展性强等特点。     

一种灵活的包含嵌入式存储器的FPGA结构

近年来,集成电路制造工艺的巨大提高使得FPGA有能力实现大的数字系统电路.这些大的系统通常需要大量的存储器以存储数据.很多FPGA生产商已经推出了含有大的嵌入式存储器的FPGA芯片.然而,大多数学术方面的CAD工具只针对于同质的FPGA结构(即只包括逻辑模块和布线通道的FPGA结构).FPGA的布线结构通常被表示为RRG(布线资源图).本文将介绍一种包含嵌入式存储器模块的FPGA的灵活结构以及一种建立RRG的方法.文中我们对VPR(versatile placingand muting)进行了改进,使得VPR可以处理包含嵌入式存储器结构的FPGA的布局布线问题,同时保持了VPR的灵活性.     

嵌入式存储器内建自测试方法

集成电路工艺的改进使存储器的测试面临着更大的挑战.本文在时存储器的故障模型分析的基础上,对具有代表性的测试算法进行了深入的研究,并且详细分析了嵌入式存储器内建自测试的实现原理.通过仿真表明该方法对多数常见故障具有较高的覆盖率.     

flash存储器的嵌入式文件系统设计

基于实时嵌入式操作系统μCOS—Ⅱ内核,采用类似DOS的FAT文件系统,实现了一种适用于NandFlash的嵌入式文件系统。该文件系统从可靠性、耗损平衡、垃圾回收及文件系统的优化几个方面进行设计。     

针对嵌入式系统的存储器管理单元设计

针对Linux操作系统,实现了面向32位RSIC嵌入式处理器的存储器管理单元。通过在指令快表中增加预比较电路,提高了处理器连续访问同一虚拟页面时的地址转换效率。快表失效时,设计了专门的硬件来实现页表查询及快表填充,处理速度明显优于软件。论文设计的MMU能够很好地和Linux配合,完成地址映射及存储权限管理。     

随机静态存储器HM628128及应用

HM628128系列随机静态存储器是日本日立公司的新产品,其容量是128K×8bit。本文介绍HM628128系列存储器的性能特点及应用。它非常适用于数据存储容量要求大于64KB、用后备电池保存存储信息的单片机应用系统中。     

新型的嵌入式存储器测试算法

针对目前嵌入式存储器测试算法的测试效率与故障覆盖率难以兼得的现状,提出了兼顾二者的测试算法。实验结果表明该算法最适合对存储器进行大批量的测试。在测试效率上的优势很明显,故障覆盖率也能达到应用标准。     

嵌入式只读存储器的内建自测试设计

随着存储器件日益向着高速、高集成方向发展,依靠外部设备对嵌入式存储器的测试变得越来越困难,内建自测试是解决这个问题的有效方法;文中详细分析了存储器的故障表现和诊断算法,给出了嵌入式只读存储器的内建自测试的一种设计实现,同时研究了将边界扫描技术与只读存储器的内建自测试相结合、形成层次化系统芯片SoC的设计策略.     

基于FLASH存储器的嵌入式安全文件系统

Flash存储器具有存储密度高、容量大、价格低廉等优点，因而在嵌入式系统中广泛采用，在嵌入式系统中的数据同样存在着防止数据被非法使用和数据丢失的安全问题。本文将在Hash存储器的基础上实现安全文件系统。在嵌入式环境中实现数据的安全保护。     

FPGA嵌入式系统开发过程中的XBD文件设计

利用Xilinx的嵌入式开发工具EDK快速建立FPGA嵌入式系统过程中,板级描述（Xilinx Board Descrip-tion,XBD）文件起着至关重要的作用,它是系统硬件配置文件MHS和约束文件UCF的基础。XBD文件的设计过程中,采用模块化的设计方法对物理电路板上FPGA外围各单元的信息进行描述,从而通过XBD文件实现IP核和板上电路模块之间的连接。     

基于FPGA的嵌入式系统设计

在对现有的IRL实现方案进行分析的基础上,提出了一种新的解决方案——基于FPGA设备驱动的解决方案。该方案使用处理器控制方式结合嵌入式实时操作系统实现了通过互联网进行远程配置的功能,并且具有体系结构简单、跨平台、配置过程灵活快速、硬件成本较低等特点。     

基于FPGA的NAND Flash坏块处理方法

针对NAND Flash在存储数据时对可靠性的要求,分析传统坏块管理方式的弊端,提出一种基于现场可编程门阵列(FPGA)的坏块处理方案,采用在FPGA内部建立屏蔽坏块函数的方法屏蔽坏块。该方法彻底屏蔽对坏块的操作,可以实现对Flash的可靠存储。实际工程应用证明其具有较高的可靠性。 关键词：     

嵌入式逻辑分析仪在FPGA设计中的应用

介绍了大规模可编程逻辑器件开发工具Quartus Ⅱ中嵌入式逻辑分析仪Signal TapⅡ的基本用法；并结合一个具体的应用实例来说明了Signal Tap Ⅱ在系统硬件调试过程中的优点及其强大功能。     

一种FPGA的嵌入式可重构机器人控制系统

提出一种基于FPGA的可重构嵌入式微处理器控制系统.在FPGA中嵌入两个Nios II 软核,用VHDL语言编写用户自定义组件.在一个由Nios II软核组成的处理器上实现PWM信号生成、编码器信号处理以及多电机同步伺服运算等,在另一个处理器实现机器人任务管理.该控制系统针对微小型爬壁机器人的控制系统设计,不仅具有良好的实时多任务处理能力,而且具有可重构的特点,因而可应用于一类微小型机器人控制系统以提高其设计的灵活性.     

基于FPGA的嵌入式串行千兆以太网设计

本设计以Xilinx FPGA为核心芯片,利用内嵌硬核处理器PowerPC、嵌入式操作系统Xilkernel和LwIP协议功能函数,完成嵌入式串行千兆以太网系统的设计。本设计能够满足以太网通信对高速数据传输的要求,同时在电路设计时,具有PCB布线简单以及信号完整性好等优点。     

分组密码的FPGA实现研究

研究了五种分组算法的结构和主要运算模块,提出了通用硬件实现电路,并对它们的FPGA实现效果进行了详细比较。就速度和资源占用这两个性能而言:Rijndael的实现速度最快,Twofish占用资源最少,是性能最好的算法;而Mars由于实现速度最慢,占用资源最多,是性能最差的算法。     

FPGA器件在嵌入式系统中的配置方式的探讨

通过说明FPGA的各种配置方式及各种配置文件的使用,重点探讨了在嵌入式系统中使用FPGA的软硬件设计。使用微处理器在线配置FPGA时,需要将存储在Flash中的配置文件,通过微处理器的I/O口存储到FPGA的数据存储器(SRAM)。文中详述了如何利用FPGA的被动串行方式(PS)配置方式,和根据配置时序实现嵌入式系统中FPGA的配置电路和相应的应用软件的过程。     

FPGA块存储器的多位翻转容错设计

在高可靠性航空航天、航空电子设备和军用应用中,辐射引发的多比特翻转(MBU)成为FPGA存储器的一个主要的可靠性问题;传统的单比特错误纠正(SEC)和双比特错误检测(DED)无法对FPGA存储器发生的MBU故障提供防护,引发存储器的存储故障;为了减少MBU造成的影响,设计了RM(2,5)编码防护系统对FPGA块存储器进行容错防护,实现了单个码字小于4位的翻转错误的纠正;对RM编码系统进行了三模冗余设计,解决了RM码不具备抗辐射的缺陷;设计的RM(2,5)编译码模块在Xilinx Virtex-5 FPGA中实现,编码模块频率以225.284 MHz运行,占用LUT资源1.33％;通过理论分析和硬件实验表明,该错误检测与纠正(EDAC)系统能够纠正4位以下的翻转,提高FPGA存储器的可靠性.     

基于FPGA的嵌入式边界扫描总线控制系统设计

在研究了IEEE1149.1标准和SOPC技术的基础上,提出了基于FPGA的边界扫描总线控制系统的设计;使用VHDL语言,在FPGA中将传统的边界扫描总线控制器的功能以IP Core的形式实现,并与NiosII处理器共同构成嵌入式边界扫描总线控制系统;经仿真验证,该系统产生的测试信号完全满足IEEE1149.1标准协议的要求;该系统具有较强的集成度、灵活性和可定制性,能够应用于IC或PCB的边界扫描测试以及相关的研究和实验。