一种应用于流水线ADC中的低压高速采样/保持电路

介绍了一种用于流水线模数转换器前端的低电压、低功耗、高速采样/保持电路。该电路基于电容翻转型结构,采用全差分折叠共源共栅两级运放,能实现高增益、大单位增益带宽和大摆幅。在SMIC 0.13μm工艺、1.2V电压下仿真,其性能满足10bit精度、120MHz采样频率的ADC的要求,整个电路功耗约15mW。     

12位60MS/s采样保持电路的设计

通过增益提升电路,使用于高速高分辨率ADC中的CMOS全差分采样保持电路,能达到高增益高带宽.利用电容下级板采样技术和自举开关消除电荷注入,以全差分结构抑制噪声来提高线性度,使采样精度达到了0.012%.经过Cadence软件Hspice平台仿真,在3.3V电源电压下,用TSMC0.20umCMOS工艺模型,在驱动2PF负载时,直流增益可达112DB,相位裕度为69.7度,单位增益带宽为547.2MHz,压摆率463V/us,功耗19.1 mW.     

SAR ADC中一种比较器失调和噪声容忍的模型

提出了一种针对逐次逼近型(SAR)模数转换器(ADC)中比较器失调和噪声容忍的低功耗模型. 该模型在前n-m-1个比较周期引入一个快速低功耗的"差"比较器, 从而减少高性能大功耗的"好"比较器的工作周期, 并且通过第m+2周期的冗余电容和正常比较器的输出修正低功耗比较器的误差, 从而实现单个"好"比较器工作时的性能. 模型的容忍能力达到±2mLSB(最小权重位). 基于该模型, 在0.13μm CMOS(互补金属氧化物半导体)工艺下设计并仿真了一个10位100MS/s SAR ADC. 版图提取参数后仿真得到SAR ADC在1.2V电源下能够达到9.27位有效位数(ENOB), 以及2.01mW的功耗和33fJ/conv的品质因数(FoM).     

适用于10位10Ms/s SAR ADC的采样保持电路设计

针对传统采样保持电路线性度低、面积大、速度慢、输入信号摆幅受限等问题,本文采用了一种新型带预充电的采样保持电路,适用于10位10Ms/s逐次逼近模数转换器.电路采用SMIC 0.18μm混合CMOS工艺,与传统电路相比,新型电路优化了电路的线性度,提升了速度,减小了面积,输入可达满摆幅,整体电路性能满足设计要求.     

一种分段分块式压缩采样模型的设计

在分析现有基于压缩感知的模拟信息转换器架构的基础上,对并行多支路模拟信息转换器模型进行了改进,提出了一种基于分块对角化思想的分段分块式模拟信息转换模型．该模型将等效测量矩阵转化为结构化的分块对角阵,利用各分块的相对独立性可实现存储复用,节省了硬件资源,同时减少了各支路的积分时间,能够适用于单位时间内存在大规模压缩采样值的场合．实验结果表明了此方法的有效性,与现有的分段式并行压缩采样转换器相比,其复杂度小,且具有良好的可复用性和实用性．     

一种用于14位1.28MS/sΣΔADC的数字抽取滤波器设计

设计了一种数字抽取滤波器,此滤波器由多级级联结构组成,对sigma-delta调制器的输出信号进行滤波和64倍的降采样,具有较小的电路面积和较低的功耗.采用TSMC 0.18μm CMOS工艺实现,工作电压1.8V,流片测试结果表明:sigma-delta调制器输出信号经过数字抽取滤波器后,信噪失真比(SNDR)达到了93.9 dB,满足设计要求.所提出的数字抽取滤波器-6dB带宽为640kHz,抽取后的采样频率为1.28MHz,功耗为33mW,所占面积约为0.4mm×1.7mm.     

一种应用于通信设备的5V14位高速数/模转换器

在研究高速数/模转换器静态和动态性能的基础上,设计了一种5V,14位高速分段式电流舵数/模转换器.设计的5 4 5温度计编码电路和新型对称开关序列,使数/模转换器的积分线性误差和微分线性误差最小.提出的新型开关电流驱动电路提高了数/模转换器的动态性能.基于TSMC0 35μm混合信号CMOS工艺,采用Hspice仿真工具,对14位数/模转换器进行了时域和频域仿真,在50Ω负载条件下满量程电流可达20mA;当采样速率为125MHz时,5V电源的满量程条件下功耗为270mW;输出频率为100MHz条件下的无杂波动态范围为72dBc.14位数/模转换器的积分线性误差为±1.5最低有效位,微分线性误差为±0 75最低有效位.     

用于8位80 MS/s 模数转换器的增益数模单元电路

A high speed and medium accuracy multiplying digital-to-analog converter (MDAC) circuit optimization design is presented for meeting the requirements of the 8bit, 80MS/s pipelined analog-to-digital (A/D) converter. An optimized transmission gate is adopted to improve the linearity of the MDAC circuit. In view of the high gain two-stage operational amplifier, design method in wideband operational amplifier design optimization is proposed and the settling time and power consumption of operational amplifier can be effectively decreased In addition, an improved high speed dynamic comparator is used in this design Fabricated in a 1.8V 0.18μm CMOS process, this A/D converter with the proposed MDAC circuit achieves a signal to noise and distortion ratio (SNDR) of 54.6dB and an effective number of bits (ENOB) of 7.83bit with a 35MHz input signal at the 80MHz sample rate.     

10bit 100MS/s混合型模数转换器

为了提高模数转换器的性能,将全并行模数转换器和逐次逼近型模数转换器相结合,设计了一种混合型模数转换器．为了进一步降低混合型模数转换器的功耗,提出了一种高位电容跳过与复用的开关策略．理论分析表明,相对于合并电容开关策略,提出的开关策略使电容阵列所需的电容总数减少了一半,电平切换功耗降低了81.22％．最后,基于中芯国际0.18μm工艺,对混合型模数转换器进行仿真．当采样频率为100MS／s、输入频率为48.14453125MHz的正弦波信号时,输出信号的无杂散波动态范围为75.879dB,有效位数为9.902bit,功耗为2.41mW,品质因数为25.19fJ／conversion-step．仿真结果表明,这种混合型模数转换器利用提出的开关策略能在功耗、速率和面积上实现很好的折中．     

时间交叉模数转换器采样时间误差的补偿算法

针对时间交叉采样模数转换器中存在的采样时间误差,提出了一种新的全数字域补偿算法．该算法根据误差产生的原理,采用可变数字分数延时器对误差进行了补偿,得到了较好的效果．与其他已有算法相比,新算法概念简单,结构易于实现,容易进行通道扩展,通道越多,资源优势越明显．另外,算法采用Farrow结构分离了误差参数,很容易和参数估计算法一起组成自适应系统．仿真结果表明,在小误差范围内,新算法使时间交叉采样数模转换器系统的信纳比提高了30dB以上．此外,该算法对输入中的加性噪声不敏感,具有比较好的适应性．     

High precision voltage reference generator for 16-bit 100MS/s ADC

An output adjustable voltage reference generator for the 16-bit 100MS/s pipelined ADC is presented. An adjustable output voltage, fast-setting, high precision reference voltage buffer is designed by using current summing and floating current control techniques. In order to further improve the PSRR and reduce the output impedance, the push pull output and replica circuit structure is introduced. The prototype 16-bit 100MS/s ADC is fabricated by 0.18μm 1.8V 1P6M CMOS technology.Test results show that the voltage reference generator consumes an area of 1.3mm×2.0mm, and the power consumption is 23mW. The average temperature coefficient of the output voltage is 16×10^-6℃^-1 in the range of -55℃ to 125℃. The 16-bit 100MS/s ADC achieves the SNR of 76.3dBFS and SFDR of 89.2dBc, with 10.1MHz input at the full sampling speed, and it consumes the power of 300mW and occupies an area of 3.5mm×5.0mm.     

基于PSOC的电子称设计

介绍利用一体化数字与模拟混合处理器PSOC实现高精度电子称的设计方法。PSOC中包含了除称重传感器外制作电子称所用到的关键元器件,利用PSOC产生的恒压源输出的电压驱动桥式称重传感器,传感器输出的电压信号送给差动可编程增益放大器PGA进行放大,再送给模数转换器ADC的PGA进行放大,PGA输出的电压通过ADC转换成对应的数字量,将此数字量换算成对应的重量。经理论和实验证明,利用PSOC设计的电子称具有测量精度高、使用的元件少、可靠性高、造价低、便于模块化和网络化实现的特点,是一种有较好发展前途的重量测量方法。     

基于D/A转换器的程控电源设计

把直流稳压电源的高稳定特性与单片机系统自动检测和控制技术相结合，运用适当的算法进行电压调整和电路保护。实现了一种基于D／A转换器的程控电源高精度和高分辨率．介绍了整体电路的设计和单片机系统的硬件及软件流程．     

基于量化噪声谱分析的ADC无杂散动态范围

针对模拟数字变换器(ADC)无杂散动态范围(Spurious free dynamic range,SFDR)性能评估受测量方法和测试参数限制,导致测量偏差较大的问题,分别从量化和采样两个角度出发,在对ADC的量化噪声谱分析的基础上,通过数学推导给出了理想的ADC在不同量化比特条件下的无杂散动态范围的理论上界。同时分析阐明了SFDR性能和输入信噪比之间的关系;并进一步分析了在不同采样频率条件下,ADC输出信号离散谱的特点及其对无杂散动态范围性能的影响,并结合傅里叶分析测试法验证了推导结果的正确性。     

雷达信号处理系统高速A/D转换器

介绍了 ＡＤ９０５８的原理、结构，讨论了基于 ＡＤ９０５８的高速 Ａ／Ｄ转换器的设计，给出了其在雷达数字信号处理系统的应用实例。