一种高性能的全数字锁相环设计方案

针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。     

一种E1时钟数据恢复电路的设计

针对E1数据的时钟数据恢复问题,设计一种基于小数分频且有环路滤波功能的数控振荡器(DigitallyControlled Oscillator,DCO),给出一种新的全数字锁相环(All Digital Phase-Locked Loop,ADPLL)实现方案,将数字环路滤波器(Digital Loop Filter,DLF)和DCO集成到一个模块,从而实现一种E1时钟数据恢复(Clock Data Re-covery,CDR)电路。经过对比可知,新方案比传统ADPLL实现方案的电路集成度更高。理论分析显示,新方案电路性能可靠。     

用于快速锁定全数字锁相环的反馈调节算法

为降低全数字锁相环的锁定时间,在分析了不同相位检测机制和滤波器结构的基础上提出了自适应的反馈调节算法．该算法将锁定过程分为粗调、一级精调、二级精调三部分,分别对应数控振荡器的三级控制码,在不同的锁定过程中使用合适的滤波器结构且可根据频率差的大小自适应调节参数．基于所提算法,在180nm CMOS工艺下实现了一款可移植的快速锁定的小数全数字锁相环．测试结果表明:平均锁定时间仅为6.4μs,相当于128个参考时钟周期(20MHz),该算法有效地缩短了锁定时间．     

结合高分辨率TDC的单光子探测系统设计

针对时间数字转换器(time-to-digital converter, TDC)的时间分辨率和测量误差相互制约,单光子探测系统工作频率低、测量死时间长等问题,设计了一款用于荧光寿命成像的高速单光子探测系统.该系统集成了一个6×6单光子雪崩二极管(single photon avalanche diode,SPAD)阵列和一个两级结构的TDC.其中,SPAD之间相互并联以增大感光面积;淬灭电路自动控制两条放电支路,减小测量死时间的同时降低了后脉冲效应;TDC采用两级结构同时实现了高分辨率和大动态范围,其中第2级TDC采用三通道游标结构有效降低了测量误差;存储器将时间测量结果暂存在对应的地址中,测量结束后由串口电路按地址顺序读出到上位机中处理.该系统基于TSMC 0.18 μm CMOS工艺仿真验证,芯片整体面积为2 800 μm×1 800 μm. 仿真结果表明:SPAD的击穿电压约为11.3 V,雪崩电流约为10^-3 A,淬灭电路的死时间约为40 ns;TDC的时间分辨率为30 ps,动态范围为241 ns;整个系统在526 MHz时钟频率下对两个荧光信号进行检测,测量误差均小于10 ps.     

基于FPGA的全数字锁相环电路的设计

为了协调锁相环锁定时间与环路同步误差之间的矛盾,设计了一种基于自动变模控制的全数字锁相环电路,主要有四部分构成：异或门鉴相器、K变模可逆计数器、脉冲加减电路以及自动变模控制模块。其中自动变模控制模块实时控制可逆计数器的模值,当输入信号和本地参考信号的相位差较大时,降低KMode值,增大步进校正量,缩短捕获时间;当相位差较小时,增大KMode值,使捕获过程变慢,即延长锁定时间,提高捕获精度。采用VerilogHDL语言对各模块功能进行描述,利用Modelsim SE10.1c软件进行功能仿真验证并给出RTL级电路图,运用Quartus II软件进行功能仿真和综合,并将程序下载到FPGA芯片上验证环路功能,结果证明此环路能够实现相位锁定。     

一种数字锁相环的参数设计方法

数字锁相环在实际通信系统中应用广泛,但其精确的环路参数设计比较困难。针对这一问题,以数字反正切载波恢复锁相环为例给出了一种环路参数设计方法,利用模拟环路和数字环路的对应关系,完成数字锁相环的参数设计。仿真结果表明了该方法的有效性。     

一种2.5V 0.25μm高速CMOS锁相环设计

描述了基于CSA(Current Steer Amplifier)架构的压控振荡(VCO)的锁相环设计和仿真.电路设计基于0.25μm CMOS工艺.SPICE仿真结果显示,锁相环在2.5 V外加电源电压时,工耗为12.5 mW,锁相环锁定时间大约400 ns.     

基于VHDL语言的数字锁相环的设计与实现

为了改善数字通信系统的同步性能，保证系统工作稳定、可靠，对锁相环电路进行了研究。在分析模拟锁相环缺点的基础上，介绍了数字锁相环的工作原理，并用VHDL语言对该系统进行了设计，给出了数字锁相环电路3个主要模块的设计过程及仿真结果，得到了该系统的顶层电路。实验及仿真结果表明，数字锁相环是解决同步问题的重要措施之一。     

一种全数字接收机结构

提出了一种全数字接收机结构．其同步算法采用基于最大似然准则的载波相位与采样时钟相位联合估计的算法．重点讨论了采用插值调整时钟相位的方法．     

扩频通信同步系统中锁相环的设计

针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案.该方案利用新颖的可控根法完成1~3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路参数由单边环路噪声带宽BL和采样间隔T确定.分别对各阶数字锁相环的稳定约束、各种输入条件下的相位误差瞬态响应、稳态相位误差以及存在噪声时环路的跟踪性能进行理论分析,从而得到BL与T的选取原则.实验结果证明了分析的正确性和设计的有效性.