H.264整数DCT的硬件实现

该文在分析了H.264整数DCT（Discrete Cosine Transform）变换原理的基础上,介绍了一种实现4×4前向整数变换的新算法。该算法较多地运用了矩阵运算,与传统的将一个二维DCT变换转变为两个一维DCT变换相比,省略了转置模块,降低了时钟延时,减少了资源占用,更利于达到基于H.264的视频信号处理的性能要求。根据新的算法编写了verilog程序并在QuartusⅡ8.0软件中进行了仿真并得出结果。     

H.264中的整数DCT及其蝶形算法

H.264是应用非常广泛的视频图像编码标准.其频域图像预处理采用的是基于4×4图像块的整数DCT.研究了如何由4×4浮点DCT得到4×4整数DCT,并设计了4×4整数DCT的蝶形算法,比较了蝶形算法与普通算法的运算量.     

H.264中整数DCT变换及量化的DSP实现

在TI的TMS320DM642开发板上实现了H.264视频压缩编码标准中像素压缩模块的优化.重点对H.264协议中的整数DCT变换编码和量化进行了理论分析,并对其进行仿真及优化,有效地降低了整个模块的运行时钟数.实验结果表明该方法的优化取得了良好效果.     

H.264整数DCT变换与量化系统实现

介绍了整数DCT变换的基本原理,变换与量化过程参数QP的自适应取值与码率控制,整数变换与量化实现,及其相关的FPGA仿真验正.     

H.264/AVC整数DCT变换与量化的FPGA实现

根据H.264/AVC的变换量化原理,在FPGA上设计并实现了整数变换及量化部分。首先采用层次化、模块化的思想,将系统划分为多个功能模块,降低了硬件实现的复杂度,对DCT算法进行了优化,并对量化模块采用了流水线操作,最后设计全部采用Verilog硬件描述语言实现,并用Modelsim进行功能仿真,同时实验结果通过在Xilinx公司Vertex2P系列的XC2VP30 FPGA上验证。仿真及综合结果表明,与优化之前相比,系统所需时钟周期减少了29个,最大时钟频率可达到135.498MHz,为H.264标准的硬件实现提供了参考。     

HEVC标准中整数变换的FPGA实现

新一代视频编码标准(High Efficiency Video Coding,HEVC)中整数DCT编码支持大小从4×4到32×32的TU块,运算量巨大。通过优化MCM单元来减少运算量,通过硬件电路复用来减少硬件资源消耗,同时使用转置模块来加速流水线,并且能适应各种不同大小的TU块。实验代码通过Verilog HDL编写,并在Altera Arria GX EP1AGX90EF1152C FPGA上综合。结果表明,该结构等待时延最多为32个时钟周期,每个时钟周期能处理32个采样点,在184 MHz的时钟频率下,能实时处理60 f/s(帧/秒)的UHD(Ultra-High-Definition 7 680×4 320)视频信号。     

H．264编码技术

本文主要介绍H．264几项关键技术，H．264的特点等。     

H.264中DCT/IDCT/Hadamard变换多时钟方式的FPGA实现

DCT/IDCT/Hadamard变换被广泛应用于多种视频编码标准中,而H.264/MPEG-4AVC作为新一代的视频压缩标准,它具有在相同图像质量下比其他视频压缩标准拥有更高的压缩率的特性[1],因此对于H.264/MPEG-4AVC中的DCT/IDCT/Hadamard变换的研究就有着十分重要的意义。对于H.264/MPEG-4AVC中变换算法进行分析,并且提出一种可用的高效的硬件实现电路结构,此电路结构能够并行计算4输入像素数据。     

H．264／AVC中的整数变换与DCT变换的比较

数字视频技术在通信和广播领域获得了日益广泛的应用,视频信息和多媒体信息在网络中的处理和传输成为当前我国信息化中的热点技术。运动图像专家组和视频编码专家组给出一种更好的标准,确定为MPEG-4标准的第十部分,即H.264/AVC。简述H.264的研究意义及DCT的原理。为了减少运算量,分析H.264中如何对宏块的整数变换,详述H.264的编码变换的方法,给出整数变换方法与传统的DCT的区别和联系,并给出H.264的整数变换方法的快速算法即蝶形算法,这与传统的DCT变换是不同的。     

基于FPGA的H.264 DCT算法的硬件实现

二维离散余弦（DCT）在H.264视频编码中承担者信号从时域到频域变换的作用。在现场可编程逻辑门阵列（FPGA）上设计了高效的采用流水线结构的H.264DCT硬件电路。首先,把二维4×4DCT变换转换成二次一维DCT变换;其次,DCT变换之间加一个两端口的RAM,以实现数列的转置;最后,在顶层设计一个有限状态机控制整个流程。该设计采用较少的资源实现了较好的功能,获得了可靠的实验结果。     

H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

FPGA Implementation of Integer Transform and Quantizer for H.264 Encoder

This paper deals with the process of Transformation and Quantization that is carried out on each inter-predicted residual block in a video encoding process and their reduced complexity hardware implementation. H.264/AVC utilizes 4 × 4 integer transform, which is derived from the 4 × 4 DCT. We propose, a reduced complexity algorithm and a pipelined structure for the Core forward integer transform module. A multiplier-less architecture is realized with less number of shifts and adds compared to existing works. The corresponding inverse transform is exactly reversible. Each of the transformed coefficients is quantized by a scalar quantizer. The quantization step size can be varied from macroblock to macroblock. The proposed unified pipelined architecture outperforms many recent implementations in terms of gate count and is capable of processing a 4 × 4 residual block in 4 clock cycles.

一种基于FPGA高性能H．264变换量化结构设计

H.264作为最新的视频编码标准具有很高的压缩性能,对它的研究具有重要的意义.根据H.264的变换量化算法设计一种基于FPGA的高性能变换量化处理结构,该结构采用流水线探作和分时复用技术,结果显示,该设计既节省了资源,又保证了效率;能够同时处理整个4×4块的全部16个残差输入数据,并在236个时钟内完成对1个宏块的残差数据从输入到反变换输出重建值的完整变换量化过程.它的处理速度和性能大大提高,可用于硬件加速.     

AVC/H.264整数离散余弦变换及反变换的结构设计

根据AVC/H.264标准中提出的整数离散余弦变换(DCT)及其反变换(iDCT)算法,旨在给出一种能够同时实现4×4,8×8 DCT/IdCT和Hadamard变换的设计方法.设计中充分利用DCT和iDCT的相似性和算法对称性,用高度并行结构来加快处理速度.采用一维DCT/iDCT单元复用的方式实现二维DCT/iDCT运算,同时提出实现设计的全定制实现方法,对全定制实现此设计进行初步布局规划.     

H．264中二进制化编码器的FPGA实现

H．264是最有前景的视频压缩标准,熵编码是其中重要的一环,但算法比较复杂,执行速度不高。对熵编码中的二进制化器进行改进,提出一种基于流水线的FPGA结构。对软件流程进行部分改进以提高速度,采用流水线及并行处理技术设计整个电路。在Spartan3FPGA上实现该电路,编码速度达1bit／cycle,最高时钟频率可达100MHz。