数字下变频的FPGA实现

介绍在FPGA器件上如何实现单通道数字下变频（DDC）系统。利用编写VHDL程序和调用部分IP核相结合的方法研究了数字下变频的FPGA实现方法，并且完成了其主要模块的仿真和调试，并进行初步系统级验证。     

基于FPGA的数字下变频设计

数字下变频(Digital Down Converter or DDC)是软件无线电的核心技术之一,本文首先介绍了数字下变频的原理,然后主要讨论了基于FPGA的数字下变频实现结构,在Xilinx公司ISE10.1开发环境下,通过编写Verilog 程序和调用IP核相结合的方式研究了数字下变频的FPGA实现方法,通过FPGA芯片Virtex-5 XC5VLX110T设计实现了数字下变频器,并用Modelsim 对各个模块和整个系统进行仿真,结果表明,各个模块和整个系统都能按要求工作,从而验证了FPGA实现数字下变频的正确性.     

直接数字频率合成器的设计及FPGA实现

直接数字频率合成器(DDS)通常使用查表的方法实现相位和幅值的转换，文章介绍了一种基于CORDIC算法的DDS。CORDIC算法在三角函数合成上有着广泛的用途，作者从DDS的一般结构和CORDIC算法的基本原理出发．深入探讨了基于CORDIC算法的DDS各部件的结构和FPGA实现。     

基于FPGA的数字下变频的设计与实现

数字下变频是中频信号处理系统中常用的技术手段,可在保证信号不失真的情况下有效降低采集信号的速率,便于后级处理器执行FFT等信号处理算法。提出一种基于FPGA的数字下变频方法,使用FPGA实现数控振荡器,产生正交的正、余弦样本信号,将采样的数字信号做正交化处理;实现级联积分梳状滤波器,合理抽取采样信号,降低信号频率;最后通过半带滤波器和FIR低通滤波器对整个信道进行整形滤波。充分发挥FPGA硬件并行化处理的优势,实现复杂的信号处理算法的高效执行,测试结果表明该方法可行有效,能够满足实际使用要求。     

微型SAR的数字下变频设计

在微型SAR实时成像样机的设计中,对雷达回波在中频进行采样,然后采用数字下变频技术实现正交解调,可以减少系统的复杂性,提高雷达的数字化程度和性能。该文针对微型SAR方案中数字下变频设计中的难点,即采样频率高达2 Gsps,带宽900 MHz,实时处理的难度很大,根据具体设计参数优化了数字下变频的实现结构,重点比较了并行FIR滤波器和快行FIR滤波器的差别,然后在FPGA中编程实现了数字下变频模块,给出资源占用情况、运行速度和量化噪声影响,最后给出在微型SAR技术项目中的实际应用结果,理想的成像结果表明了该设计的正确性。     

数字下变频的FPGA实现

介绍了数字下变频的组成结构,并通过一个具体的实例,给出了FPGA实现的具体过程。     

基于FPGA的直接数字频率合成器的实现

由于直接数字频率合成器(DDS)具有其它频率合成器无法比拟的优势而受到青睐。介绍了DDS的基本原理和特点，以及利用现场可编程门阵列(FPGA)实现DDS的过程，给出了基于MATLAB仿真语言的波形仿真结果，利用FPGA器件设计DDS，大大地简化了电路设计过程，缩短了调试时间，提高了可靠性，FPGA的可编程性为修改、添加和优化DDS的功能提供了方便。     

AD6654在TD-SCDMA系统中数字下变频的实现

数字下变频技术是软件无线电技术的核心内容,简单介绍数字下变频原理以及高性能数字下变频(DDC)器件AD6654的主要特征,着重论述了采用AD6654实现TD-SCDMA系统中6载波的数字下变频功能,最后给出对应的仿真结果。     

基于DDS技术的数字移相信号发生器的设计及FPGA的实现

直接数字频率合成(DDS)技术采用全数字的合成方法,所产生的信号分辨率高、频率切换速度快、频率切换时相位连续并可以产生任意波形。本设计在理论上对DDS的原理及其输出信号的性能进行了分析,采用VHDL语言编写出数字移相信号发生器设计程序,并在Quartus II软件环境中,对编写的程序进行了仿真,得到了很好的效果,各项性能指标达到了实验要求。     

基于FPGA的直接数字频率合成器的设计和实现

本文介绍了利用Altera的FPGA器件(ACEXEP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。     

数字下变频及抽取的FPGA实现

在FPGA上实现了对高频窄带数字信号的下变频和取样率转换,由于完全避免了需要大量逻辑资源的乘法器和数字振荡器,其结构大为简化,再加上采用了流水处理结构,使其处理速度超过100M样点每秒,此外它还具有结构简单,重配置能力强的优点,具有广阔的应用前景.     

一种基于FPGA的数字下变频算法研究

在宽带中频软件无线电系统中，数字下变频(DDC)是其核心技术之一。介绍了数字下变频的原理，给出了一种基于FPGA的数字下变频算法，讨论了DDC算法中的关键部分数字锁相环(DPLL)、数字滤波器(DF)和数控振荡器(NCO)的实现，并且比较了这种算法与其他实现方法的优缺点。最后对该算法进行了仿真验证。     

基于国产FPGA的数字下变频仿真设计

文章首先讲述了数字下变频的核心原理,然后利用矩阵实验室(Matrix Laboratory,MATLAB)对数字下变频理论进行了规范的仿真,阐述了一款仿XILINX公司的国产FPGA芯片实现数字下变频的设计流程,最后利用verilog语言编程实现数字下变频功能,并进行了验证。     

基于FPGA的DDC设计及仿真

在软件无线电数字接收机中,从AD前端采集过来的数字信号频率高达72 MHz,如此高的频率使得后端DSP不能直接完成相关的数字信号处理任务。因此合理的设计基于FPGA的DDC,以降低数字信号频率,方便后端DSP实时完成相关的数字信号处理任务就显得尤为重要。在很多数字信号处理系统中,数字信号频率是非常高的,而后端数字信号处理器件几乎不能满足系统的实时性要求,此时通过合理的设计DDC就可以解决上述问题。     

基于CORDIC算法的数字下变频

采用CORDIC算法设计实现数字下变频（DDC）。该设计方法克服了传统的数控振荡器（NCO）查找表（LUT）大的缺点,且该算法模块同时实现数控振荡器和混频器的功能,省去了2个硬件乘法器。这种方法能够有效地提高信号处理效率,减小硬件实现的代价,通过仿真证明了该方法的有效性和高效性。最终实现的下变频模块可以工作在200MHz的系统时钟之下,占用FPGA资源约9％。     

利用FPGA实现数字信号处理

本文以ＦＦＴ、ＦＩＲ滤波器、自适应信号处理和可再配置计算为例,讨论了现场可编程门陈阵（ＦＰＧＡ）器件的ＤＳＰ典型应用。在具体应用过程中会存在的一些实际问题,如有效字长影响、并行与串行结构的选择和ＦＰＧＡ内部结构对设计的影响等,本文也对此进行了分析。     

基于FPGA的磁共振接收机数字下变频设计

介绍了变带宽数字下变频(Reconfigurable Digital Down Conversion,RDDC)的原理,针对磁共振成像接收机数字下变频的特点,提出了一种抽取率可在线编程的数字下变频器设计方法。对主要功能单元(变级数CIC滤波器、串并混合式FIR滤波器)的设计与FPGA实现进行了具体分析,同时针对ALTERA公司的5CGXFC9器件与1. 5T磁共振成像系统数字下变频需求,利用Verilog语言设计了输出量化位数为16bit、抽取率为180～11520的RDDC实例,基于ModelSim与MATLAB进行了功能仿真。通过仿真结果分析可知,该实例在给定器件资源约束下,实现了100MHz采样率、2kHz～200kHz带宽信号的RDDC功能,在单片FPGA内完成了对不同带宽信号的数字正交检波与抽取滤波操作,为磁共振成像接收系统提供了一种高通用性与高灵活性的变带宽DDC解决方案。     

数字图像边缘检测的FPGA实现

数字图像的边缘检测一直是图像处理领域最基本的研究内容之一.为了提高图像处理的速度,满足实时性要求,本文采用EAD技术,在FPGA上实现数字图像的边缘检测.本设计运用FPGA的流水线和并行技术,结合Verilog HDL 语言,采用模块化的设计思想,优化结构,高速有效地实现了数字图像的边缘检测.实验证明边缘检测效果较好.     

基于FPGA的中频数字化接收机系统实现

介绍了一种基于附的中频数字化接收机的硬件设计，给出总体设计方案，主要部件及参数的设计方法，讨论了高阶腿滤波器在附中采用分布式算法实现。最后测试结果表明此系统合理可靠且满足设计要求。