基于65 nm工艺的多端口可配置PUF电路设计

物理不可克隆函数(Physical Unclonable Function, PUF)电路利用结构完全相同的电路在制造过程中存在的随机工艺偏差,产生具有唯一性、随机性和不可克隆性的密钥。该文通过对共源共栅电流镜的研究,提出一种基于电流镜工艺偏差的多端口可配置PUF电路。该PUF电路由输入寄存器、偏差电压源、复用网络、判决器阵列和扰乱模块构成,通过激励信号配置偏差电压源,无需更换硬件便可实现输出密钥的变化,且可在一个时钟周期内输出多位密钥。在SMIC 65 nm CMOS工艺下,采用全定制方式设计具有36个输出端口的PUF电路,版图面积为24.8 m77.4 m。实验结果表明,该PUF电路具有良好的唯一性和随机性,且工作在不同温度(-40~125C)和电压(1.08~1.32 V)下的可靠性均大于97.4%,可应用于信息安全领域。     

一种可靠的芯片指纹PUF电路

本文引入一种可靠的芯片指纹物理不可克隆函数（Physical Unclonable Function）电路.该PUF包括基于电流饥饿型延迟单元的工艺敏感电路、时间偏差放大器、时间偏差比较器、表决机制与扩散算法五个部分.通过捕获制造工艺的偏差,每一个工艺敏感电路可以稳定产生两路具有微弱延时差的延迟信号,然后比较生成指纹ID;设计一种新型的扩散算法改善PUF的唯一性,引入时间偏差放大器与表决机制增强PUF相对于温度与电源电压变化的稳定性.文中PUF在0.18μm CMOS工艺下实现.仿真结果表明,该PUF的输出具有均匀统计分布特征,同时在温度从-40℃至100℃,电源电压从1.7V至1.9V变化条件下,其输出ID具有97.5%的稳定性.     

基于电流镜的电流型PUF电路设计

通过对物理不可克隆函数(Physical Unclonable Functions,PUF)电路和电流镜的研究,提出一种基于电流镜的电流型PUF电路设计方案。该方案首先利用多路电流镜产生随机电流,然后使用电流型敏感放大器比较两路电流的大小,最后产生随机的输出响应。在SMIC 65nm工艺下,利用全定制方法设计PUF电路,在最小尺寸下PUF单元的版图面积为2.59μm×1.51μm。通过Spectre软件,在不同电压、温度等工作环境下进行Monte Carlo仿真验证,分析PUF电路的识别能力。实验结果表明所设计的PUF电路逻辑功能正确,且具有良好的随机性和稳定性,可广泛应用于密钥产生和设备认证等领域。     

基于晶闸管型延迟单元的芯片指纹PUF电路

提出一种面向芯片指纹应用的物理不可克隆函数(PUF)电路,包括基于晶闸管型延迟单元的工艺敏感电路、时间偏差放大器和时间偏差比较器三个部分。工艺敏感电路由两个相同的晶闸管型延迟单元组成。晶闸管型延迟单元对工艺变化非常敏感,而在电源电压与温度变化时稳定性较强,可有效改善PUF电路的唯一性与稳定性。时间偏差放大器对工艺敏感电路输出的微弱延时差进行放大,减小延时差对噪声和时间偏差比较器精度的敏感性,使比较器能够产生稳定的输出,进一步提高PUF电路的稳定性。基于0.18 μm CMOS工艺,对电路进行设计与仿真。结果表明,PUF电路的输出具有良好的海明距离统计分布特征,当温度在－40 ℃~100 ℃范围、电源电压在1.7~1.9 V范围变化时,PUF电路的稳定性可达95.8%。     

基于亚阈值电流阵列的低成本物理不可克隆电路设计

物理不可克隆函数(PUF)能够提取出集成电路在加工过程中的工艺误差并将其转化为安全认证的密钥。由于常用于资源及功耗都受限的场合,实用化的PUF电路需要极高的硬件利用效率及较强的抗攻击性能。该文提出一种基于亚阈值电流阵列放电方案的低成本PUF电路设计方案。亚阈值电流阵列的电流具有极高的非线性特点,通过引入栅控开关和交叉耦合的结构,能够显著提升PUF电路的唯一性和稳定性。此外,通过引入亚阈值电流的设计可以极大地提高PUF的安全性,降低传统攻击手段的建模攻击。为了提升芯片的资源利用率,通过详细紧凑的版图设计和优化,该文提出的PUF单元面积仅为377.4 μm2,使得其特别适合物联网等低功耗低成本应用场景。仿真结果表明,该文所提亚阈值电路放电阵列PUF具有良好的唯一性和稳定性,无需校准电路的标准温度电压下唯一性为48.85%;在温度范围–20～80°C,电压变动范围为0.9～1.3V情况下,其可靠性达到了99.47%。     

基于CNFET的高性能三值SRAM-PUF电路设计

通过对碳纳米管场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）和物理不可克隆函（Physical Unclonable Functions,PUF）电路的研究,提出一种高性能三值SRAM-PUF电路结构.该电路结构首先利用交叉耦合三值反相器产生随机电流,并对其电流进行失配分析;然后结合三值SRAM单元的电流竞争得到随机的、不可克隆的三值输出信号"0"、"1"和"2".在32nm CNFET标准模型库下,采用HSPICE对所设计的三值SRAM-PUF电路进行Monte Carlo仿真,分析其随机性、唯一性等性能.模拟结果表明所设计的三值SRAM-PUF电路归一化随机性偏差和唯一性偏差均为0.03%,且与传统二值CMOS设计的PUF电路相比工作速度提高33%,激励响应对数量为原来的（1.5）ⁿ倍.     

基于阻变存储器的物理不可克隆函数设计

物理不可克隆函数(PUF)将集成电路制造过程中产生的工艺变化作为一种安全原语,已被广泛应用于硬件安全领域,特别是身份认证和密钥存储。提出了一种基于阻变存储器(RRAM)阵列的PUF优化设计,采用2T2R差分存储结构,并利用阵列中RRAM单元的阻值变化产生PUF的随机性,以实现更高安全级别所需的大量激励-响应对(CRP)。RRAM PUF的存储单元基于28 nm工艺实现,其面积仅为0.125μm²,相比传统PUF存储单元面积开销减小,在入侵和侧信道攻击方面具有更好的鲁棒性。实验数据表明,RRAM PUF唯一性达到了约49.78%,片内汉明距离为0%,一致性良好,具有较好的随机性。     

基于最优控制电压的高鲁棒性 PUF 电路设计

物理不可克隆函数（Physical Unclonable Functions ,PUF）电路作为一种新型的信息安全电路,依赖集成电路制造过程中硅器件的固有工艺偏差产生密钥．本文提出一种高鲁棒性PUF电路设计方案,首先分析MOSFET在零温度系数点（Zero Temperature Coefficient ,ZTC ）的工作特性,然后结合提高PUF电路鲁棒性的途径,确定PUF电路的结构及最优控制电压,最终达到密钥稳定可靠的目的．在TSMC 65nm CMOS工艺下对所设计的PUF电路进行版图设计,面积为14.89μm ×12.14μm ．实验结果显示在最优控制电压下PUF电路的鲁棒性最低为96％．     

基于RRAM延时单元的PUF设计

随着技术的发展，信息安全受到了很大挑战.物理不可克隆函数（Physically Unclonable Function，PUF）电路是一种新型的密钥生成电路，阻变存储器（Resistive Random Access Memory，RRAM）可以为其提供物理随机熵源，这使得PUF在物理上不可被攻击.但目前在基于RRAM的PUF设计方案中，RRAM延时单元的测试响应对（Challenge Response Pair，CRP）效率并不够高.本文提出一种基于RRAM延时单元的PUF结构，延时单元将RRAM的阻值输出到反向器中，形成脉冲的延迟，最后通过判决器判断两路脉冲达到顺序并编码为"0"和"1"，这就是PUF的输出位.基于RRAM延时单元，本文设计了8位、16位、32位、64位PUF，这些PUF在保证良好的随机性、稳定性、唯一性的前提下，大大提高了PUF的RRAM单元效率.实验结果表明：该设计能够有效的提高RRAM使用效率，使得PUF能够更好地防止外界的攻击.     

基于多项式拟合频率重构的物理不可克隆函数优化

近年来硬件安全不断受到挑战,具有不可预测性、随机性等特性的环形振荡器物理不可克隆函数(Ring Oscillator Physical Unclonable Function,RO PUF)可作为硬件安全重要的加密密钥方式,但通常原始RO PUF不满足加密密钥对随机性的要求.因此,提出了基于多项式拟合频率重构的PUF优...     

12bit高稳定性数模转换器设计

设计了一款12 bit高稳定性控制类数模转换器(DAC),该DAC集成了带有稳定启动电路的新型低失调带隙基准源(BGR),改善了基准电路的稳定性以及对温度和工艺的敏感性;DAC采用了改进的两级电阻串结构,通过开关电阻匹配和特殊版图布局,在既不增加电路功耗又不扩大版图面积的前提下,提高了DAC的精度并降低了工艺浓度梯度对整体性能的影响.基于CSMC 0.5 μm 5 V 1P4M工艺对所设计的DAC芯片进行了流片验证.测试结果表明:常温下DAC的微分非线性(DNL)小于0.45 LSB,积分非线性(INL)小于1.5 LSB,并且在-55～125℃内DNL小于1 LSB,INL小于2.5 LSB;5V电源电压供电时功耗仅为3.5 mW,实现了高精度、高稳定性的设计目标.     

Low voltage bandgap reference with closed loop curvature compensation

A new low-voltage CMOS bandgap reference (BGR) that achieves high temperature stability is proposed. It feeds back the output voltage to the curvature compensation circuit that constitutes a closed loop circuit to cancel the logarithmic term of voltage VBE. Meanwhile a low voltage amplifier with the 0.5μm low threshold technology is designed for the BGR. A high temperature stability BGR circuit is fabricated in the CSMC 0.5μm CMOS tech-nology. The measured result shows that the BGR can operate down to 1 V, while the temperature coefficient and line regulation are only 9 ppm/℃ and 1.2 mV/V, respectively.     

用于单片集成AC/DC变换器的带隙基准源设计

在对传统带隙基准源基本原理分析的基础上,提出了一种适用于单片集成AC/DC变换器的带隙基准电路。该电路采用无运放的带隙结构, 避免了运放失调电压对基准源的影响。基于LITEON 1μm HV BiCMOS工艺,Hspice仿真结果表明,该基准源产生1.238V的基准电压,电源抑制比高达60dB,在-40℃-140℃温度范围内,基准电压仅变化3.9mV,温度系数为16.6×10^-6/℃, 完全满足AC/DC变换器对其性能的要求。     

一种高精度高转换效率的LED驱动电路

基于HHNEC 0.35μm 40 V BCD工艺,采用峰值电流检测模式的脉冲宽度调制方式,设计了一款能在8～42 V的输入电压范围内,-40～125℃的温度范围内正常工作的高转换效率、高输出电流精度的发光二极管(LED)驱动电路,版图面积为925.3μm×826.8μm。利用带负反馈的预稳压电路为基准源电路和线性稳压器提供稳定的工作电压,新颖求和型CMOS基准电流源提供低温漂、高精度的偏置电流,带预抑制电路的基准电压源提供高精度的参考电压,提高了输出电流的精度。仿真结果表明,在典型工艺角TT下,当输入电压为40 V,驱动9个LED,输出电流为400 mA时,该LED驱动电路转换效率为95.8%,输出电流精度为1.75%。     

一种集成轨到轨比较器电路设计

传统比较器在其输入电压过高或过低时,输入MOS对管将进入截止区,从而使电路无法正常工作。本设计采用轨到轨放大器技术,使比较器在输入电压满摆幅时都能正常工作,增加了输入电压的范围。本文基于0.18μm COMS工艺完成电路的设计,并使用Spectre进行电路仿真。结果表明,在电源电压为1.8V时,电路静态功耗为360μW,电压比较精度为80μV,时延为13.2ns。     

A low voltage 8-bit digital-to-analog converter using floating gate MOSFETs

A new low voltage digital-to-analog conversion (DAC) architecture is proposed using weighted summation of voltages at the input terminals of a Floating Gate MOSFET (FGMOS). An 8-bit DAC has been designed based on this architecture and its simulation results are provided to verify its operation at ±1.0 V. The circuit possesses good accuracy, fast dynamic performance and low power consumption. The circuit operation was verified through SPICE simulations carried out using 0.13 μm CMOS technology.     

一种用于高压PMOSFET驱动器的电压跟随电路

通常PMOSFET栅源电压为-20~20 V,而用于GaN功率放大器的高压PMOSFET驱动器,其工作电压为28~50 V,因此需要一种新型电路结构来保证PMOSFET栅源电压工作在额定范围。设计了一种新型电压跟随电路,采用新型多环路负反馈结构,核心电路主要为电压基准单元、减法器单元、误差放大器单元和采样单元,可产生稳定的跟随电压。该电路具有宽电源电压范围、高输出稳定性以及低温度漂移等特性。基于0.5μm BCD工艺对电路进行流片,测试结果表明,采用该电路的驱动器芯片,其电源电压为15~50 V,输出电压变化量约为0.6 V,在-55~125℃温度范围内,电压漂移量约为0.12 V,满足大多数PMOSFET栅源电压的应用要求。