3D芯片绑定中测试绑定次序对成本的影响

针对3D SICs（3D Stacked Integrated Circuits,三维堆叠集成电路）在多次绑定影响下的成本估算问题,现有的方法忽略了实际中经常发生的丢弃成本,从而使得理论的测试技术不能很好的应用于实际生产.本文根据绑定中测试的特点,提出了一种协同考虑绑定成功率与丢弃成本的3D SICs理论总成本模型.基于该模型,提出了一种3D SICs最优绑定次序的搜索算法.最后,进一步提出了减少绑定中测试次数的方法,实现了"多次绑定、一次测试",改进了传统绑定中测试"一绑一测"的方式.实验结果表明,本文提出的成本模型更贴近于实际生产现状,最优绑定次序、最优绑定中测试次数可以更加有效指导3D芯片的制造.     

SoC芯片测试设备现状

随着SoC应用的日益普及,对SoC测试技术提出了越来越高的要求,掌握新的测试理念、新的测试流程、方法和技术,是应对SoC应用对测试技术提出的挑战,适应测试发展趋势的必然要求。介绍了应对SoC测试技术挑战的基本方法和设备结构及几家设备公司SoC芯片测试设备概况。     

3D TSV测试的挑战和潜在解决方案(英文)

3D硅通孔技术增加电路密度、降低功耗、提高带宽的优势在业内已得到广泛的认可。随着3D TSV技术的迅速发展,对于测试成本的优化就显得尤为突出,现有的测试方法已提出了很多挑战3D TSV技术的解决方案。提出了一种不同的应对3D TSV测试技术挑战的完整的3DTSV测试解决方案,其中某些方面涉及到3D TSV测试的前沿技术,而且也是唯一面向3D TSV测试特定的解决方案。最后,给出了一些采用完整3D TSV测试中其余的挑战。     

基于SOPC技术的芯片批量测试板设计与实现

为提高SoC芯片测试板效率及稳定性,考虑芯片测试需求和设计模块化等因素,采用可编程片上系统和上位机配置技术,充分利用FPGA开发板上的HSTC扩展接口,设计了一款面向多芯片同步测试的批量测试板,有效解决了芯片批量测试中的难题,实现效率与性能的双优。主要阐述了该测试板的上位机控制方法、嵌入式控制系统的功能组成以及片上测试程序的设计流程。     

深入系统芯片的量产验证

随着集成电路技术日新月异的发展,使得单块芯片的集成度越来越高,将复杂系统集成于一个独立的系统芯片(System-On-a-Chip,SOC)成为经济可行的方案。系统芯片较以前的电路板系统在重量、体积、性能和价格等方面都具有优势。然而由于测试生成时间约与电路规模成三次方正比,系统芯片设计者若在设计前忽略测试问题,待产品大量生产时甚至会出现测试代价超过制造代价的窘迫情形。因此,测试问题将是SOC发展的一大挑战。本文将探讨SOC测试问题与目前的一些解决方案。请注意本文所指的测试(Testing)是检测产品大量生产时是否有缺陷(defects),而非验证(verification)芯片设计是否正确。     

考虑温度因素的3D芯片TSV容错结构设计

相比于2D芯片,3D芯片具有更高的功率密度和更低的热导率。针对散热问题,多层3D芯片一般采用具有较高热导率的铜填充硅通孔(TSV)。为提高3D芯片的成品率,在温度条件限制下,对3D芯片进行TSV的容错结构设计非常重要。分析了带有TSV的3D芯片温度模型,提出了3D芯片温度模型的TSV修复方法。根据温度要求设计总的TSV数,将这些TSV分为若干个组,每组由m个信号TSV和n个冗余TSV组成,实现了组内和组间信号的TSV修复。实验结果表明,该TSV容错结构不仅有较高修复效率,而且具有较好散热效果。     

一种基于分压电路的绑定后TSV测试方法

对硅通孔（Through Silicon Via, TSV）进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分压电路的TSV绑定后测试方法。该方法设计了一种分压电路,进行泄漏故障测试时可以形成一条无分支的电流路径,有效提高了对泄漏故障的测试能力。此外,该方法测试开路故障和泄漏故障时的电流路径不会相互干扰,可以同时测试相邻TSV的开路故障和泄漏故障。实验结果表明,该方法可以测试10 kΩ以下的弱泄漏故障,并且在工艺偏差下依然能够保持较高的测试能力。相比同类测试方法,该方法所需面积开销更小,所需总测试时间更少。     

基于TAM分组策略的SoC测试多目标优化设计

在片上系统芯片（System-on-Chip ,SoC）测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素。在基于测试访问机制（Test Access Mechanism ,TAM ）分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解。以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率。     

MPEG2解码系统集成芯片音频处理存储优化策略

在多媒体系统的系统集成芯片(SoC)中,从系统集成芯片工作实时性要求,应用程序和数据尽可能存放在片上存储或Cache,执行方便,处理速度快,就要使用大量的存储部件,使得存储部件的面积和功耗占到整个芯片的很大部分.为了减少片上存储部件,则部分程序和数据移到片外存储,在执行时轮流调进到芯片内,势必增加I/O的开销.因此如何使设计优化是软硬件协同设计中的一个问题.本文以MPEG2集成解码芯片中音频存储优化为例给出了系统集成芯片存储优化的一些方法.包括通过LGDFG(Large Grain Data Flow Graph)模型分析改变程序结构,共享数据空间,改变数据类型以及添加片上SRAM并减少片上Cache容量从而减少系统存储消耗等.这些方法显著地减少系统的存储消耗,降低系统芯片的面积和功耗.     

基于片上网络的系统芯片测试研究

文章介绍了基于片上网络对系统芯片进行测试的原理和实例，这是一种新的设计方法。首先讨论了未来系统芯片存在的各方面测试挑战，并提出了基于片上网络结构的解决方案。其次，在OSI网络堆栈参考模型的基础上．提出了面向测试的片上网络协议堆栈以及对应的测试服务。最后，介绍了基于片上网络的模块化测试方法。     

系统芯片的测试技术

简述了片上系统的基本概念,分析了目前片上系统测试技术所面临的问题。对即将成为主流测试方法的内建自测试技术(BIST)进行了详尽地论述,并提出了两种新的BIST综合测试技术。     

基于聚类的异步时钟SoC测试

为进一步减少片上系统(System-on-Chip,SoC)测试耗时、降低测试成本,本文结合异步时钟测试机制,提出一种基于聚类的测试调度方法.该方法利用了SoC各测试的特征以及异步时钟测试的特点,对测试数据进行预处理.在ITC'02基准SoC集上,将本文方法与未采用异步时钟机制以及基于混合整型线性规划模型求解的方法进行对比.结果表明,本文的方法分别能平均减少测试耗时20.39％和5.53％,提升了调度算法的优化效率.并且在功耗约束较强时,最终调度结果与耗时下界仅相差0.9％.     

基于TSV的三维集成螺旋电感等效电路模型

基于硅通孔(TSV)技术,可以实现微米级三维无源电感的片上集成,可应用于微波/射频电路及系统的微型化、一体化三维集成。考虑到三维集成电路及系统中复杂、高密度的电磁环境,在TSV电感的设计和使用中,必须对其电路性能及各项参数指标进行精确评估及建模。采用解析方法对电感进行等效电路构建和寄生参数建模,并通过流片测试对模型进行了验证。结果表明,模型的S参数结果与三维仿真结果吻合良好,证实了等效电路构建的精确性。采用所建立的等效电路模型可以提高TSV电感的设计精度和仿真效率,解决微波电路设计及三维电磁场仿真过程中硬件配置要求高、仿真速度慢等问题。     

NoC‐Based SoC Test Scheduling Using Ant Colony Optimization

In this paper, we propose a novel ant colony optimization (ACO)‐based test scheduling method for testing network‐on‐chip (NoC)‐based systems‐on‐chip (SoCs), on the assumption that the test platform, including specific methods and configurations such as test packet routing, generation, and absorption, is installed. The ACO metaheuristic model, inspired by the ant's foraging behavior, can autonomously find better results by exploring more solution space. The proposed method efficiently combines the rectangle packing method with ACO and improves the scheduling results by dynamically choosing the test‐access‐mechanism widths for cores and changing the testing orders. The power dissipation and variable test clock mode are also considered. Experimental results using ITC’02 benchmark circuits show that the proposed algorithm can efficiently reduce overall test time. Moreover, the computation time of the algorithm is less than a few seconds in most cases.     

Window-based peak power model and Particle Swarm Optimization guided 3-dimensional bin packing for SoC test scheduling

This paper addresses the issue of power-aware test scheduling of cores in a System-on-Chip (SoC). While the existing approaches either use a fixed power value for the entire test session of a core or cycle-accurate power values, the proposed work divides the power profiles of cores into fixed-sized windows. This approach reduces the number of power values to be handled by the test scheduling algorithms while reducing the amount of pessimistic over-estimations of instantaneous power consumption. As a result, the power model can be integrated with more exhaustive meta-search techniques for generating power constrained test schedules. In this paper, the proposed power model has been integrated with a Particle Swarm Optimization (PSO) based 3-dimensional (3-D) bin packing technique to generate test schedules. Experimental results prove the quality of the approach to be high compared to the existing scheduling techniques.     

基于片外信号源的SoC低成本测试解决方案

随着SoC芯片集成度和复杂度的不断提高,其测试变得越来越复杂,测试成本也越来越高,如何降低过高的测试成本也逐渐成为研究的热点。卫星数字电视信道接收芯片作为机顶盒关键芯片之一,对低成本测试的要求也越来越迫切。文章针对某卫星数字电视信道接收芯片,通过分析该芯片的内部模块功能,采用片外信号源方法设计该芯片的低成本测试方案,并在自动测试系统T6575上实现。实际生产结果表明,该方法能极大降低芯片测试成本。     

Fast algorithms for test optimization of core based 3D SoC

The use of 3D-IC technology has become quite widespread in designing core-based systems-on-chip (SoCs). Concomitantly, testing of cores and inter-layer through-silicon-vias (TSVs) spanning through different layers of 3D chips has become an important problem in the manufacturing cycle. Testing 3D-SoCs is more challenging compared to their 2D counterparts because of the complexity of their design and power management issues. Also, the test procedure demands substantially more power than what is required in the normal functional mode, and hence, stringent thermal constraints during test need to be fulfilled to safeguard future performance and reliability of the chip. Since the overall 3D infrastructure depends on routing layer assignments, core allocation, and the geometry of TSV locations, these parameters should be given due consideration while designing the test-access-mechanism (TAM) that aims for minimizing overall test time satisfying power and TSV constraints. In this paper, we present a three-stage algorithm for reducing the test time in automated post-bond core-based 3D-SoCs, under a set of given constraints on test power, TAM-width, and the number of available TSVs. The proposed algorithm, when run on several ITC-02 SoC benchmarks, outperforms the algorithms presented in earlier work with respect to CPU-time, and additionally, reduces test time in many instances.