数字系统的测试码生成方案

一、目的及一般概念 测试码生成的问题是数字系统故障诊断的重要部份。对于数字系统中的组合电路,国内有些单位已经获得比较好的介决。在国内,中规规集成电路已经开始组装大型数字计算机系统。我们的测试码生成方法是用来解决中规模组件组装的插件测试工作的。 本文讨论的问题是指数字系统中固定型单故障——固定“0”故障或固定”1”故障或组件输入端开路故障。采用的算法是J.P.ROTH提出的D算法-Ⅱ,并根据G.R.PUT-ZOLU和J.P.ROTH提出的迭代方式解决时序电路问题。     

同步时序电路测试生成研究

本文分析了固定故障所反映出的状态变换特征，提出状态变换故障模型。基于无复位时序电路，详细研究了有复位的同步电路测试生成问题及在无复位电路中的应用。最后讨论了故障精简以及启发知识在测试过程中的应用。     

一种基于适应性测试的组合逻辑电路故障诊断方法

组合逻辑电路故障诊断主要包括：故障检测,故障定位,故障识别。其中,故障定位对故障排除和电路改进最为重要。在故障定位过程中确定电路定位测试集,生成电路测试码或测试序列是关键。只要得到定位测试集,按一定顺序对电路施加测试激励,根据电路响应就可以达到故障定位的目地。本文介绍一种基于适应性测试生成检测序列的方法。     

可编程序逻辑阵列的故障模型

人们在考虑可编程序逻辑阵列(以下简称PLA)的测试及自校验的设计时,必须分别考虑固定型故障、交叉点故障、短路故障等几种故障模型。本文给出一个统一的故障模型,并指出,只要考虑单一和多重交叉点故障就自然包括考虑了固定型单故障及除输出线短路之外的短路单故障,最后,对于该故障模型所作的若干假定的合理性与必要性进行了讨论。     

集成电路高层故障模型间关系分析方法

集成电路的测试变得日益重要,传统的门级测试虽然效果很好,但是随着电路规模的增大而面临着测试时间太长的困境．高层测试可以很好地缓解测试时间过长的问题,但最大的困难是缺少恰当的故障模型．通过对高层故障模型与门级固定型故障模型间关系可以建立高层故障模型的评估规则。在该规则下可以再对高层故障模型间关系进行分析,以确定彼此间的覆盖关系．归纳模型间的互相覆盖以确定彼此是否包含,这有助于对高层故障模型进行评估,寻找能够对应逼近门级固定型（stuck-at）故障模型的高层故障模型序列,该模型序列有望指导新的测试生成．最后,以对ITC99中标准时序电路的实验来说明该理论方法．     

多故障的电子设备系统诊断设计方法研究

针对复杂电子设备在使用过程中多故障诊断难的问题,以相关性模型为基础,提出了一种多故障诊断的设计方法;首先,根据相关性模型确定测试D矩阵,并获得组成单元与测试次数的关系矩阵;其次,根据每次实际测试的结果构建测试结果矩阵,并计算获得测试故障单元矩阵;最后,通过综合测试故障单元矩阵与测试次数关系矩阵的数据,确定故障单元的概率,根据故障概率定位出故障单元;通过实例验算表明:多故障诊断方法可准确定位故障单元,大幅降低误修率。     

基于多故障模型的并发测试生成方法

精简测试向量集是解决电路测试问题的一种行之有效的方法。针对故障电路,采用多故障模型方法可以简化有多个单故障的电路,且保持电路功能完整。论文在结构分析的基础上,利用多故障模型寻找故障集中的并发故障,建立并发关系图,并运用分团的思想对故障集中的并发故障进一步划分,以获得故障集的并发测试集。与传统的方法相比,并发测试生成将获得更加精简的测试向量集。     

存储系统中的局部修复阵列码模型

对于单容错和双容错的存储系统,在磁盘修复过程中发生的任何故障都可能引起数据丢失,导致修复失败,保证数据的修复效率对于存储系统的可靠性至关重要。RDP码在进行单盘故障修复时使用混合恢复算法能减少25%的读取总量,但是在进行双盘故障修复时需读取所有的元素。针对目前难以同时提升单双盘故障修复效率的问题,对RDP码进行拓展,提出了一种具有局部修复性质的阵列码模型——DRDP码。DRDP码在RDP码的基础上将部分数据列按水平线进行异或计算生成局部水平校验列,并将其参与到全局校验列的编码计算中,从而缩短了修复链,使其拥有局部修复的功能。通过理论分析,DRDP码拥有良好的编译码复杂度和更新效率,大幅节省了单盘故障修复读取开销,并对双盘故障修复读取开销进行了优化,同时能修复75%三盘故障的情况。实验结果表明,与RDP码、LRRDP码和RDP(p,3)码相比,DRDP码的编码时间可节省8.23%～32.89%、单盘故障修复时间可节省7.08%～35.01%、双盘故障修复时间可节省5.07%～29.26%。     

以双色图法处理多扇出重汇聚树型及丛型组合电路的测试和诊断

利用纯“与非”门电路信息沿通路逐级出现0、1交替传到原始输出端的特点,再 根据“与非”门输入端出现固定为0与输出端出现固定为1是同类故障,即不可区分的故障的性质,简化为只处理每级“与非”门输出均为固定为1故障。根据特点把电路沿通路以0型和1型结点着色,同型结点相间表示为树图。当有扇出及重汇聚时,着色为0型及1型结点时通常会出现矛盾,即有些通路段不能满足同型结点相间,此时则以虚线连接,无矛盾通路段以实线连接,故连线也为双色。 方法是先将电路“与非”门化,然后把输入端及门以结点表示为双色树图。对双色树图从故障结点开始进行切割子树和树枝,从而定出测试码。诊断时从叶结点开始沿通路送入同型结点的测试码。当送入前一结点的测试码,根据输出响应知道该通路同型结点出现故障时,再送入后一同型结点的测试码,若输出反映无故障,则可确定前一同型结点有故障。 本文对原有的只对树型组合电路发展为多扇出、重汇聚及丛型组合电路的测试与诊断。此法寻找测试码时简单、直观,故障定位时间短。     

数字系统中固定型故障的矩阵测试法

本文将数字系统的逻辑网络矩阵化,在D-算法的基础上提出了新的测试码生成算法──矩阵法。从而,提高了D-算法的效率并简化了它的测试码生成过程。本文提出的算法简单且易于实现,它不仅适用于组合电路,而且也适用于时序线路。对测试S-a-0,S-a-1(固定0,固定1)等故障具有很高效率。     

求组合逻辑网络测试码的一个方法

对任一给定的组合逻辑网络进行故障诊断时,常常是首先求出一组测试码,而后用其进行测试,因此求测试码是诊断的关键。本文提出一种求测试码的方法——“形式与”方法。它与一般的方法有所不同,它不是先设定某故障,再求其测试码,而是对输出表达式中出现的变量作全面的统一考虑,每对一种输出表达式做一次“形式与”就得到所有这些变量(线)上所有可检测故障的测试函数。它适用于单故障,也适用于多故障,并且两相比较,工作量并不增加很多。     

VLSI中加法器的一种高效自测试设计

基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关.     

基于边界扫描的板级测试向量自动生成

针对现有测试向量存在的不足,提出一种可施加到电路板扫描链上的测试向量自动生成方法,该方法利用被测电路的网络表文件和边界扫描描述语言文件,获取器件互连关系、边界扫描信息及扫描链路结构,结合测试算法生成板级测试向量,根据扫描链数目及连接关系将其扩展并生成可施加到扫描链上的链路级测试向量。实验结果表明,该方法能检测被测电路中多条扫描链的固定0、固定1、短路和开路故障,为测试系统提供了实用高效的测试向量。     

基于边界扫描的板级互连测试及测试向量生成

针对现有测试向量的不足,该文介绍了边界扫描的基本原理和结构并且分析了测试算法,重点论述了在互连测试中向边界扫描单元预装测试向量和提取响应的方法,最后提出了一种可施加于电路板扫描链上的测试向量生成方法。实验结果表明,该方法思路清晰,能够检测被测电路板中多条扫描链的固定0、固定1、短路和开路故障。     

数字电路插件板自动诊断系统的设计与研究

本文提出了一种以微型机为基础的、通用的数字电路插件板自动诊断系统.它能利用已生成的测试码对数字电路插件进行自动测试,以判断该插件是否存在永久性功能故障,并可将故障定位到组件级.     

CMOS电路开关级测试生成的一种新算法

本文提出了一种新的CMOS电路开关级测试生成算法,该算法以Hayes模型为基础,以开关级代数为工具,充分利用CMOS电路自身的特点,生成CMOS电路的完全测试集,这种算法较之于已有的算法简单而有效,检测CMOS电路的常开型故障需一对测试码,本文给出了一种简单的求一对稳健测试码的方法,基于这种算法,我们开发了一个测试自动生成软件。     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

ASIC测试生成和可测性分析系统ATGTA

本文介绍了一个面向非扫描设计的实用的ASIC测试生成和可测性分析系统—ATG－TA.它采用功能块组同步时序电路模型和功能块引腿固定故障模型．可接收四种常用语言描述的电路网表．用FDCM方法引导测试生成过程，用DRFM方法识别组合冗余故障，通过测度分析与规则判定相结合识别时序电路中的不可测故障．用G－F二值算法按有限回溯测试模式产生方法推导测试向量．反向追踪时，采用宽度和深度动态交替代先策略．ATGTA已实际用于四万门以内的非扫描单双向ASIC芯片，效果良好．     

用软件模拟生成随机访问存贮器故障的方法

在许多与存贮器测试及可靠性有关的场合,都需要模拟生成一些存贮器故障,用来考查系统的工作情况。本文在指出现行的几种方法都难以形成任意单元间的耦合故障与图形敏感故障之后,提出了用软件实现模拟生成存贮器故障的方法。在一个普遍采用的故障模型下,分析了存贮器故障出现时所满足的规律;并根据这些规律,构造了故障模拟生成软件,它可以实时形成任意单元间的耦合故障与图形敏感故障。最后,讨论了这种方法的应用。     

基于One-test-at-a-time策略的可变力度组合测试用例生成方法

组合测试可以有效地检测软件系统中由各个因素间交互作用所引发的软件故障.但传统的组合测试方法对系统中各因素之间的实际交互关系考虑不足,难以有效处理交互力度不统一的情况,进而可能导致测试用例的冗余和检错能力的降低.针对该问题,应在充分考虑因素间实际交互关系的基础上,使用可变力度组合测试方法,从而实现对于因素间实际交互关系的覆盖.为此,文中针对一种新的可变力度组合测试模型,提出了两种基于one-test-at-a-time策略的可变力度组合测试用例集生成算法.实验表明,相对于已有的具备类似功能的测试用例生成算法和工具,文中提出的算法在测试用例集规模和算法运行时间上均具备一定优势,并可适用于固定力度组合测试、可变力度组合测试等不同测试模型.