用现场可编程门阵列设计前向神经网络

本文给出了利用现场可编程门阵列来实现多层前向神经网络(反向传播-BP网络)的方法.首先利用了相关软件在理论上作了算法上的仿真,在此基础上构建了前向神经网络的硬件结构.主要使用了查找表的方式来实现Sigmoid激励函数,并给出了解决异或问题的硬件上的具体方案.最后给出了BP网络解决异或问题的Quartus Ⅱ仿真结果,表明了方案的可行性.     

基于蚁群优化算法的虚拟现场可编程门阵列部署策略

针对可重构密码资源池中,如何在最少的现场可编程门阵列（FPGA）上部署虚拟FPGA （vFPGA）的问题,结合FPGA的工作特点和应用场景的需求,在传统蚁群算法的基础上进行了优化,提出了一个基于蚁群优化（ACO）算法的vFPGA部署策略。首先,通过赋予蚂蚁资源状态感知的能力实现各个FPGA之间的负载均衡,同时避免频繁的vFPGA迁移;其次,设计预留空间,有效减少因为租户需求动态变化带来的服务等级协议（SLA）冲突;最后,对CloudSim进行功能扩展,使用合成的工作流进行仿真实验,对该策略性能进行评估。实验结果表明,所提策略可以在保证系统服务质量的前提下,提高FPGA资源利用率,减少FPGA使用量。     

SMS4密码算法的差分故障攻击

SMS4是用于WAPI的分组密码算法,是国内官方公布的第一个商用密码算法．由于公布时间不长,关于它的安全性研究尚没有公开结果发表．该文研究SMS4密码算法对差分故障攻击的安全性．攻击采用面向字节的随机故障模型,并且结合了差分分析技术．该攻击方法理论上仅需要32个错误密文就可以完全恢复出SMS4的128比特种子密钥．因为实际中故障发生的字节位置是不可能完全平均的,所以实际攻击所需错误密文数将略大于理论值;文中的实验结果也验证了这一事实,恢复SMS4的128bit种子密钥平均大约需要47个错误密文．文章结果显示SMS4对差分故障攻击是脆弱的．为了避免这类攻击,建议用户对加密设备进行保护,阻止攻击者对其进行故障诱导．     

基于现场可编程门阵列的通用化PCM编码器

针对目前弹载遥测系统对PCM编码器提出的通用化应用需求,提出了一种基于现场可编程门阵列的通用化PCM编码器;该方法以软件为主的信号处理方式代替硬件处理,采用Verilog HDL语言和模块化的设计思想将编码器的各功能模块集成在单片FPGA中,通过功能模块的积木式组合和参数配置实现了对被测弹箭系统的采集编码;仿真测试结果表明该编码器满足绝大多数弹箭遥测系统的参数测试要求,在弹箭遥测系统中飞行试验结果表明该编码器在全弹道飞行过程中工作稳定可靠,该编码器实现了通用化的要求.     

改进的SMS4算法差分故障与暴力联合攻击

研究了SMS4对差分故障和暴力联合攻击的安全性.这种联合攻击利用传统的故障模型、采用一种简化的差分故障攻击与暴力攻击相结合的方法.在实验中,用该攻击方法不到1分钟就可以恢复出128位的SMS4种子密钥,实验结果表明,SMS4密码算法很难防范这种利用差分故障和暴力攻击的联合攻击.该类型攻击对SMS4具有很大威胁,所以使用SMS4密码算法时,必须对轮函数相关运算进行保护.     

基于单片机的现场可编程门阵列的配置

本文介绍了基于SRAM查找表的现场可重配置FPGA的结构和原理,及其配置方法,通过对多种配置方法的比较,提出了由单片机和EPROM存储器组成的串行配置方式.这种方式结构简单,设计保密性好,易于升级,降低设计成本.     

基于单片机的现场可编程门阵列的配置

本文介绍了基于SRAM查找表的现场可重配置FPGA的结构和原理,及其配置方法,通过对多种配置方法的比较,提出了由单片机和EPROM存储器组成的串行配置方式。这种方式结构简单,设计保密性好,易于升级,降低设计成本。     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。     

基于现场可编程门阵列的新型可编程逻辑控制器在线调试技术

针对基于现场可编程门阵列(FPGA)的新型可编程逻辑控制器(FPGA based PLC)的在线监控问题,提出了泛化的基于FPGA技术对嵌入式片上系统(SoC)进行在线监控的方法。该方法设计了一个FPGA片上通信系统,系统内部固化基于UART的ModBus通信协议栈,通过串口与计算机上位机进行通信;采用双口RAM(DRAM)作为与监控对象间共享的数据缓存区,通过中断机制实现缓存数据的同步交换。性能分析结果表明,该方法将SoC处理监控通信的时间百分比降低至0.002%,确保了监控数据传送的实时性,且使SoC能够获得更佳控制性能。在Altera的cycloneⅡ系列芯片开发板上验证了方案的可行性。     

基于多现场可编程门阵列异构平台的 流水线技术优化方法

该研究提出了一种基于多现场可编程门阵列异构平台的流水线技术优化方法。首先,基于二 分法思想对任务进行划分,使任务量尽可能均衡地部署在不同现场可编程门阵列单元中,从而提高板 级流水线均衡度;其次,针对板间传输延迟进行了流水线结构的优化,在板间延迟较大时,将板间延 迟作为流水线的一级可以提高平台吞吐率;最后,并行优化计算单元内部模块,并通过数据关系重 排、循环展开、循环流水线等手段充分利用现场可编程门阵列计算资源,提高吞吐率和能效比。采用 AlexNet 网络为例进行的验证结果显示,与优化之前的流水线结构相比,改进后的流水线结构吞吐率 提高了 215.6%,能效比提高了 105.5%,单次任务运行时间减少了 36.6%。     

Turbo译码器的改进算法及FPGA实现

在传统的Turbo译码算法Log-MAP的基础上,对译码算法和SISO译码模块进行了优化,得到了改进的SW-Log-MAP算法,它在保证译码性能的前提下,大大降低了其运算复杂度,减少了存储空间。并且给出了改进译码算法硬件实现的设计方案,完成了Turbo译码器的FPGA实现,通过测试证明,译码器达到了设计要求。     

远程故障诊断终端的数据压缩技术研究与实现

为了解决挖掘机远程故障诊断系统终端因采集到的数据量巨大,而无法实时有效地传输到远程故障诊断中心的问题,研究了各种无损数据压缩方法。结合硬件资源的特点,应用Hash查找字典的方法对LZW压缩算法进行了改进,提高了数据压缩的速度,并且在FPGA上实现。仿真表明,在压缩率几乎相等的情况下,硬件实现比软件实现在压缩速度上得到了极大提高,从而使故障诊断的实时性得到了保证。     

FPGA平台实现基于遗传算法的图像识别的研究

利用模板匹配方法,采用基于遗传算法的图像识别技术,完成了对图像目标识别的算法验证。在此基础上进行了基于该算法的图像识别系统的FPGA实现,并在相关验证平台进行了硬件仿真与时序分析。实验结果表明,所设计的图像识别电路具有较高的识别精度和较快的识别速度。     

卷积神经网络的FPGA并行加速方案设计

根据卷积神经网络的特点,提出了深度流水的FPGA加速方案,设计了卷积层的通用卷积电路。该卷积电路可以在一个时钟周期内获得一个计算结果。理论上,该方案对于MNIST数据集,在28×28个时钟周期内可以获得一幅图片的运算结果。针对网络训练过程的前向传播阶段,在网络结构和数据集相同的情况下,对GPU,FPGA,CPU进行了在计算效率和能耗之间的比较。其中在计算效率方面,50 MHz频率的FPGA就可以相较于GPU实现近5倍的加速,相较于12核的CPU实现8倍的加速。而在功耗方面,该FPGA的实现方案只有GPU版本的26.7%。     

基于FPGA的轮廓提取并行计算系统研究及实现

针对高质量的轮廓提取算法计算量大、实时性差的问题,提出了一种基于现场可编程门阵列（FPGA）的图像轮廓并行计算系统。通过设计适合的硬件结构及相应的算法改进,采用了多种不同的并行方式加速算法的计算。实现了一种高质量的轮廓提取算法--Pb（Probability Boundary）算法的高速计算。实验结果表明,在FPGA工作频率200 MHz时,被处理图像分辨率为481×321时,该系统处理速度可达39帧/s,为将Pb算法应用于实际系统提供了条件。     

基于FPGA的KLT特征点多层次归并排序

KLT算法已在多个领域得到成功的应用,其中特征点的排序是用来选择好的特征点跟踪的关键。针对传统排序算法计算耗时、实时性差的缺点,提出一种可并行的多层次归并排序算法并在FPGA中实现了其并行计算,同时分析了其周期精确的计算时间。结果表明该归并排序算法可以[O(N)]的时间复杂度完成特征点的排序,能够满足高清分辨率的图像/视频数据中KLT特征点排序的实时性要求。     

分组密码算法SM4的低复杂度实现

针对分组密码算法SM4中加解密算法与密钥扩展算法的相似性,提出一种将加解密模块与密钥扩展模块复用的基本架构,通过对具体实现结构的分析与选择,使控制逻辑复杂度、复用模块复杂度以及系统吞吐量之间得到权衡.基于该架构设计SM4加解密IP核,在现场可编程门阵列上占用的资源仅为传统设计的55％,基于SMIC 0.18 μm数字CMOS工艺的综合结果显示,仅用0.079 mm2即可实现1 00 Mb/s的数据吞吐量.实验结果表明,该结构可以有效地降低SM4算法的实现复杂度.     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化(QPSO)算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时间为原Matlab中运算时间的0.032%。     

基于FPGA的正则表达式匹配算法综述

分析了基于硬件正则表达式匹配的优势,介绍了基于现场可编程门阵列（FPGA）的正则表达式匹配算法的基本思想和设计方法,从匹配速度和资源利用率两个技术指标的角度对现有算法进行分类,综述了当前的主流算法并分析了其优缺点,最后论述了目前基于FPGA正则表达式匹配算法设计的难点并展望了未来研究的发展趋势。     

生物信息学双序列比对算法加速器设计与实现

双序列比对算法是进行生物信息学研究的基础算法。在FPGA上实现大规模脉动式阵列对双序列比对算法进行加速能够大幅度提高比对的效率。然而现有的设计方法在比对序列长度较短的情况下,处理单元利用率很低;在序列的长度较大时,需要占用大量的片内存储资源。通过将两条序列同时送入阵列进行比对减少比对时间。将比对数据送入外部存储器,优化比对过程中的数据存储调度,有效降低了对片内存储器的需求。以Smith-Waterman算法为例进行了实现验证,结果表明本设计在性能上优于传统设计。与Pentium42.60GHz通用微处理器计算机相比,使用加速器对长度为65536的序列进行比对可获得1555倍的加速比。