基于数据流图划分的低峰值功耗扫描测试

扫描测试作为数字集成电路设计中最常用的可测性设计方法,能显著提高电路的可测性,但同时也会引起测试功耗问题.本文采用划分待测电路数据流图的方法降低测试峰值功耗.实验表明,在稍微降低故障覆盖率的条件下,本文提出的测试方法能显著降低测试的峰值功耗,同时也能降低平均功耗和能耗.     

VLSI可测性设计研究

从可测性设计与VLSI测试、VLSI设计之间的关系出发，将与可测性设计相关的VLSI测试方法学、设计方法学的内容有机地融合在一起。文中简要地介绍了VLSI可测性设计的理论基础和技术种类，简明地评述了可测性设计的现状和发展趋势，并且探讨了可测性设计的实现方法。     

一个基于扫描方法的DFT设计与实现

DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进行扫描设计.根据扫描链的特点和电路多时钟域问题,采用了三种设计方案,整个流程包括了行为级Verilog代码的修改、扫描设计综合以及自动测试模板产生(ATPG).对不同的设计方案给出了相应的故障覆盖率,并对生成的模板进行压缩优化,减少了测试仿真时间.最后分析了导致故障覆盖率不同的一些因素和设计中的综合考虑.     

VLSI边界扫描测试故障诊断及其策略研究

介绍了支持JTAG标准的IC芯片结构和故障测试的4-wire串行总线,以及运用边界扫描故障诊断的原理.实验中分析了IC故障类型、一般故障诊断流程和进行扫描链本身完整性测试的方案,并提出了一种外加测试码向量生成的算法.该故障诊断策略通过两块xc9572 pc84芯片互连PCB板的实现方法进行验证,体现了该策略对于芯片故障定位准确、测试效率高、控制逻辑简便易行的优越性.     

SOC中嵌入式存储器阴影逻辑的可测性设计

在使用ATPG工具对集成电路进行固定故障测试时,嵌入式存储器模块被视为简单的I/O模型,ATPG工具无法传递存储器周围组合逻辑的故障.通过研究SOC的可测性设计后,针对某数字信息安全芯片设计,利用扫描设计原理,改进了其存储器周围逻辑的设计,为阴影逻辑提供了可测试路径,提高了整个芯片的测试覆盖率和故障覆盖率.分析了设计的功耗、面积,确定了设计的有效性.     

全扫描结构可测性设计方法的研究

探讨了在Synopsys软件中用全扫描结构实现数字电路可测性设计中遇到的问题及解决方法，如扫描结构的基本结构、测试的时序等问题。扫描结构对电路本身的结构有严格的要求，重点讨论了扫描结构对电路结构的限制及对违反限制的电路进行修改的方法。     

多链扫描可测性设计中扫锚链的选取

本文提出了多链扫描可测性设计中扫描链的构造方法。根据电路的规模，输入／输出管脚数及测试时间的要求确定扫描链个数，引入临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器；采用该方法，计算速度比传统方法显著提高，同时节省了存储空间。     

多链扫描可测性设计中扫描链的选取

本文提出了多链扫描可测性设计中扫描链的构造方法．根据电路的规模、输人／输出管脚数及测试时间的要求确定扫描链个数，引人临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器．采用该方法，计算速度比传统方法显著提高，同时节省了存储空间．     

一种压缩可测性设计的研究实现

本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题,提出了一种有效的压缩可测性设计,改进了传统并行扫描测试设计。该设计方法在SMIC 0.18μm工艺下一款电力载波通信芯片设计中验证,仿真结果表明压缩扫描可测性设计能有效减少测试向量数目,从而减小芯片测试时间。     

扫描测试和扫描链的构造

本文首先论述了扫描设计与测试向量自动生成（ATPG）这种测试方法的关键技术，并由此为依据，提出部分扫描设计中，扫描链构造的分层次的三个选取原则。     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

Scan Shift Power Reduction by Freezing Power Sensitive Scan Cells

In this paper, we show that not every scan cell contributes equally to the power consumption during scan-based test. The transitions at some scan cells cause more toggles at the internal signal lines of a circuit than the transitions at other scan cells. Hence the transitions at these scan cells have a larger impact on the power consumption during test application. We call these scan cells power sensitive scan cells. A signal probability based approach is proposed to identify a set of power sensitive scan cells. Additional hardware is added to freeze the outputs of power sensitive scan cells during scan shifting in order to reduce the shift power consumption. Experimental results on industrial circuits show that on average more than 45% of the scan shift power can be eliminated when freezing only 5% of power sensitive scan cells.

Scan Division Algorithm for Shift and Capture Power Reduction for At-Speed Test Using Skewed-Load Test Application Strategy

This paper discusses an automated method to divide scan chains into multiple scan segments that are suitable for power-constrained at-speed testing using the skewed-load test application strategy. By dividing a circuit into multiple partitions, which can be tested independently, both power during shift and power during capture can be controlled. Despite activating one partition at a time, we show how through conscious construction of scan segments, high transition fault coverage can be achieved, while reducing test time of the circuit and employing third party test generation tools.

A New Scan Partition Scheme for Low‐Power Embedded Systems

A new scan partition architecture to reduce both the average and peak power dissipation during scan testing is proposed for low‐power embedded systems. In scan‐based testing, due to the extremely high switching activity during the scan shift operation, the power consumption increases considerably. In addition, the reduced correlation between consecutive test patterns may increase the power consumed during the capture cycle. In the proposed architecture, only a subset of scan cells is loaded with test stimulus and captured with test responses by freezing the remaining scan cells according to the spectrum of unspecified bits in the test cubes. To optimize the proposed process, a novel graph‐based heuristic to partition the scan chain into several segments and a technique to increase the number of don't cares in the given test set have been developed. Experimental results on large ISCAS89 benchmark circuits show that the proposed technique, compared to the traditional full scan scheme, can reduce both the average switching activities and the average peak switching activities by 92.37% and 41.21%, respectively.     

混合信号边界扫描测试系统的设计与实现

分析了混合信号边界扫描测试的工作机制对测试系统的功能需求,实现了符合IEEE1149.4标准的混合信号边界扫描测试系统。仿真和测试实践表明,该测试系统具有对系统级、PCB级和芯片级电路进行简单互连测试、差分测试和参数测试等功能,结构简单、携带方便、工作可靠。     

部分并行扫描法可测性设计的一种新结构

提出了一种新的并行扫描结构。扫描触发器的选择采用ＢＡＬＬＡＳＴ算法。该结构采用译码的方式依次选通每个扫描小组，使得扫描小组中的存储元件并行地控制和观测。测试产生和响应时间比串行扫描法快Ｋ倍（Ｋ为并行度），而硬件耗费比多链扫描法和传统的并行扫描结构小很多。     

逻辑簇边界扫描测试相关问题及解决方案

逻辑簇的边界扫描测试存在一些不可忽视的重要问题.分析了这些问题的影响,提出了相应措施,并介绍了结合BIST技术进行逻辑簇测试的方法.     

数字系统电平敏感扫描设计研究

在复杂电子系统中对数字系统工作的可靠性要求越来越高,因此提高数字系统的可测试性变得尤为重要。要提高数字系统的可测性,就需要设计人员在设计系统的同时考虑到测试的要求,目前常采用的方法是结构设计。电平敏感扫描设计在结构设计中使用较为普遍,针对电平敏感扫描设计法进行了研究。