SoC低功耗多电压设计方法的研究进展

综述了片上系统(SoC)低功耗多电压设计方法的研究进展.介绍了低功耗多电压设计方法的研究背景和国内外的研究现状.重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法.最后,对低功耗多电压设计方法未来的发展趋势进行了预测和分析,认为DVFS和AVS等新颖的低功耗设计方法将成为未来学术界和工业界研究的热点.     

基于脉冲跨周期调制的DC-DC变换器自适应电压调节技术

为实现减小数字电路的供电电压来降低其能量消耗的目的,该文提出基于脉冲跨周期调制(PSM)的DC-DC变换器自适应电压调节(AVS)技术。AVS技术通过追踪和探测关键路径复制(CPR)的延迟时间自适应地调节数字电路的供电电压。同时,具有自适应占空比的PSM调制模式(APSM)被用来改善轻负载下变换器输出电压的纹波和效率。实验结果显示,当负载工作频率在30～150 MHz范围内变化时,输出电压在0.6～1.5 V之间稳定输出。和传统的固定工作电压相比,该文设计的DC-DC变换器最大可节省83%的能耗。     

基于自适应增量调制的语音延时电路设计

传统的脉冲编码调制需要较长的码,其实现结构复杂。文中介绍了增量调制(DM)的原理,说明了它的优缺点,引入了对它改进后的调制方式——自适应增量调制(ADM)。自适应增量调制不仅集成了DM调制实现结构简单的特点,而且大大降低了DM调制中的量化噪声和斜率过载噪声,性能更为优良。根据ADM的原理,设计了采用自适应增量调制原理的语音延时电路,通过流片验证了其优异的性能,实测延时后的噪声电压为-88dBV,总谐波噪声+失真<0.5%。     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.     

基于性能匹配的SoC自适应电压调节系统

SoC在不同应用场景的频率不同,导致关键路径的时序余量会有较大的差异,在芯片设计阶段,为了保证芯片最坏情况下依然能够正常运行,增加了较大的电压余量,所以固定电压供电会造成不必要的功耗损失.基于最大程度节约功耗的需求,介绍了一种基于线下校准和延时链实时监测的自适应电压调节系统,实时监测电路时序,结合数字低压差线性稳压器(...     

机载雷达空时自适应检测方法研究进展

与空时自适应处理(STAP)相比,机载雷达空时自适应检测(STAD)方法利用待检测单元及训练样本的数据形成合理的检测统计量,直接判定目标的有无,而不用先进行杂波抑制,然后再检测。STAD 方法具有处理流程简洁、设计灵活等特点,而且其相应的检测统计量通常具有恒虚警率(CFAR)特性,因而不需要进行专门的CFAR处理。更为重要的是,STAD 往往比杂波抑制后检测的传统方法具有更好的检测性能。该文首先对STAD 的技术要点进行简要地概括,然后对现有的STAD 方法进行分类介绍,最后对STAD 的下一步研究进行展望。      

基于自适应DVFS的SoC低功耗技术研究

对便携式系统设备而言,在采用目前90 nm和130 nm工艺进行新的系统级芯片(SoC)设计中,对整个系统功耗的优化变得与性能和面积的优化同等重要.为此,简单介绍了涵盖静态功耗和动态功耗的低功耗技术,同时提供了一种能够通过使用前向预测反馈的动态电压频率调节(DVFS)系统,并对该技术的可行性进行了建模分析,验证了自适应DVFS方式的有效性,同时也给出了评估DVFS仿真的有效途径.     

基于DVS的动态电压转换器设计

针对低功耗技术中的DVS(Dynamic Voltage Scaling)电路,本文介绍了一种动态电压转换器的设计。PWM(Pulse Width Modulation)控制电路是DC／DC转换器中的关键部件,重点介绍了一种新型可控占空比数字PWM控制电路的结构和工作原理,分析了这种数字PWM发生器的工作过程。该电路功耗低,所占面积小,适用于在动态功耗管理电路中的集成。     

一种基于分数延时滤波器的自适应对消技术的研究

针对转发式干扰机发射的干扰信号通过空间耦合对接收机造成的影响,提出了基于LMS算法的自适应对消结构,并针对宽带信号,对结构作出了调整。重点是利用可变分数延时滤波器来实现参考信号与干扰信号时间的对齐,从而达到宽带对消的效果。提出了能够实现可变分数延时滤波器的结构。通过仿真表明该对消结构能够很好地对消宽带干扰。     

自适应预失真线性化技术的延时补偿研究

引言 现代无线通信系统中,出于对更高的传输速率和频谱效率的要求,线性调制技术如QPSK、64QAM及多载波调制技术如OFDM等,正得到越来越广泛的应用。由于线性调制或多载波调制信号的包络是起伏波动的,这些波动经过非线性的射频功率放大器后将产生交调分量,从而产生邻道干扰。为了解决这个问题,一般的方法是采用大功率放大器进行功率回退,使放大器工作在线性放大区。这种情况下,大功率器件只能输出很小的有效功率,其本身潜力不能充分发挥,造成整机成本提高。     

基于自适应分数延迟估计的无源雷达直达波干扰对消方法

在连续波体制的双基地雷达中一个重要的问题是存在直达波干扰,传统的解决方法是通过自适应天线的干扰置零技术,但这对警戒雷达来说置零的深度有限.本文首先对基于FM广播辐射源的双基地雷达中的直达波干扰进行了分析,然后提出基于自适应分数延迟估计直达波干扰抑制算法,最后给出基于FM广播照射源的一个双基地实验系统.利用该实验系统采集的数据进行仿真,仿真结果验证了该方法的有效性.     

Adaptive Online Voltage Scaling Scheme Based on the Nash Bargaining Solution

In an effort to reduce energy consumption, research into adaptive power management in real‐time systems has become widespread. In this paper, a novel dynamic voltage scaling scheme is proposed for multiprocessor systems. Based on the concept of the Nash bargaining solution, a processor's clock speed and supply voltage are dynamically adjusted to satisfy these conflicting performance metrics. In addition, the proposed algorithm is implemented to react adaptively to the current system conditions by using an adaptive online approach. Simulation results clearly indicate that the superior performance of the proposed scheme can strike the appropriate performance balance between contradictory requirements.     

Efficient Path Selection for Delay Testing Based on Path Clustering

In this paper, we introduce a way of modeling the differences between the calculated delays and the real delays, and propose an efficient path selection method for path delay testing based on the model. Path selection is done by judging which of two paths has the larger real delay by taking into account the ambiguity of calculated delay, caused by imprecise delay modeling as well as process disturbances. In order to make precise judgment under this ambiguity, the delays of only the unshared segments of the two paths are evaluated. This is because the shared segments are presumed to have the same real delays on both paths.The experiments used the delays of gates and interconnects, which were calculated from the layout data of ISCAS85 benchmark circuits using a real cell library. Experimental results show the method selects only about one percent of the paths selected by the most popular method.     

可实现DVS的单电感双输出降压型直流-直流转换器

设计了一款单电感双输出(SIDO)的降压型直流-直流转换器,一个输出电压可以进行动态电压转换,在0.725～1.2V直接变化,另一输出电压可实现1.2V和1.8V,两路输出最大可实现500mA负载电流。转换器根据负载的不同在脉冲宽度调制(PWM)和脉冲频率调制(PFM)之间自动切换。采用死区时间自适应调整的技术来提高系统的转换效率,分段开关则用来降低输出端毛刺。基于TSMC0.25μm CMOS工艺,测试结果证明该系统输出电压纹波低、毛刺小,系统峰值效率可达90%。     

A Dynamic Voltage Scaling Algorithm for Dynamic Workloads

Dynamic Voltage Scaling (DVS) is a promising method to achieve energy saving by slowing down the processor into multiple frequency levels in battery-operated embedded systems. However, the worst case execution time (WCET) of the tasks scheduled by DVS must be known ahead of time to ensure their schedulability. In reality, a system’s workloads may change significantly without satisfying any prediction. In other words, a task’s WCET may not provide useful information about its future real execution time (RET). This paper presents a novel Dynamic-Mode EDF scheduling algorithm when workloads change significantly. One of the Single-Mode, Dual-Mode, and Three-Mode frequency setting formats can be applied, based on the RET and the accumulated slack at run-time. Only one combination of the number of modes/speeds, speed-switching transition points, and the frequency scaling factor for each mode can lead to the best energy saving. Experimental results show that, given an RET pattern, our Dynamic-Mode DVS algorithm achieves an average 15% energy savings over the traditional two-mode DVS scheme on hard real-time systems. Additionally, we also consider speed-switching or energy transition overhead, and implement a preliminary test of our proposed algorithm. With a less aggressive voltage scaling strategy (fewer speed changes for each job), deadlines can still be strictly satisfied and an average of 14% energy consumption saving over a non-DVS scheme is observed.

一种基于四阶累积量的约束自适应多径时延估计

在存在多径信号和空间相关性未知的背景高斯噪声情况下,不考虑多径信号传输的传统时延估计方法的性能会受到影响,甚至恶化。针对此问题,提出了一种基于四阶累积量的约束自适应多径时延估计算法,并对该算法的多径时延估计性能进行了收敛性能分析。该算法能够有效抑制空间相关性未知噪声的影响,在低信噪比的情况下能够直接、准确地进行自适应多径时延估计,克服了传统算法不能直接估计非整数倍采样间隔时延的缺点。计算机仿真试验验证了新算法的有效性。     

一种基于路径的新型自适应路由算法

构造了一种新型的路由表,设计了基于遗传算法的自适应路由算法(GAR),并在PC机上实现了简化的GAR.在局域网环境下,对GAR和基于跳计数准则的RIP的模拟试验表明,在相同的网络负载下GAR的平均通信延时是RIP的20%.该算法能够降低网络延时,平衡网络负载,提高网络性能.