高速低功耗SRAM中灵敏放大器的设计

本文对比分析了运放型、交叉耦合型和锁存器型灵敏放大器三种不同的SRAM灵敏放大器的基本结构并通过仿真比较了它们的优缺点,在此基础上设计了读出放大时间在最坏情况下需0.5 ns,静态维持功耗约为0.1 mW的SRAM灵敏放大器.     

基于SRAM高速灵敏放大器的分析与设计

在SOC系统级芯片中,存储器占有很重要的地位。随着电路频率的提高,存储器的读写操作速度也要求相应的加快。SRAM中的灵敏放大器通过检测位线上的微小变化并放大到较大的信号摆幅以减少延时,降低功耗。本文提出了一种两级串联结构的SRAM高性能灵敏放大器的设计方法,降低了对信号的反应时间,提高了抗干扰能力,适应高频电路的读写操作。     

一种高速CMOS SRAM读出灵敏放大器的设计

提出了一种ＣＭＯＳ ＳＲＡＭ读出灵敏放大器的新结构。该放大器同传统的ＰＭＯＳ电流镜放大器和ＰＭＯＳ交叉耦合放大器相比，具有速度快、增益大、功耗小等特点，可广泛应用于ＳＲＡＭ的设计中。最后，用ＨＳＰＩＣＥ的仿真结果证明了该设计的正确性及其优点。     

一种flash存储器的灵敏放大器设计

提出一种新型高速低工作电压的嵌入式flash灵敏放大器,该灵敏放大器由一个新型的位线稳压器和一个折叠共射-共基放大电路组成.基于0.13μm标准CMOS单元库的仿真结果表明,该灵敏放大器在-40℃～150℃的温度范围内有快速的读取速度,在最差工作环境下读取时间为17ns,最佳工作环境下为10ns,常温1.2V条件下的读取时间为12.5ns.     

相变存储器中灵敏放大器的设计

设计了一种用于相变存储器(PCRAM)的全对称差分灵敏放大器电路,该电路采用预充电技术、限幅电路和防抖动电阻,具有抗干扰能力强、灵活性好、系统性失配小等优点.基于0.13μm CMOS工艺,设计了一个8 Mb的PCRAM测试芯片,并进行了流片.测试结果表明,设计的电路在读周期为2μs时能达到很好的读出效果.     

一种新型灵敏放大器的设计

文章分析了基本锁存器型灵敏放大器结构,总结了其优缺点,在此基础上设计出一种高速低功耗的SRAM灵敏放大器,在输入差分信号建立之后,读出放大时间在最坏情况下需0.5ns。利用两级敏感放大器的层次式结构,一方面使第一级放大的信号成为真正的数字信号,另一方面增加了电路的驱动能力。     

SOI SRAM灵敏放大器中动态体放电技术研究

在SOI SRAM锁存器型灵敏放大器中,设计了一对小的下拉管,用来动态地释放交叉耦合反相器中N管上的体电荷。这种动态体放电的方法有效地解决了部分耗尽SOI CMOS器件体电位不匹配的问题,得到了可重复性低阈值电压,提高了SRAM的读取速度。     

电荷灵敏前置放大器消除电源噪声的设计

在高灵敏度光电探测领域,常常采用雪崩二极管(APD)等高增益探测器,这些探测器通常需要上百伏的工作电压,因此电源噪声对探测器的性能影响很大。针对单光子探测的需要,论文提出了一种电荷灵敏前置放大器消除电源噪声的设计,通过采用匹配的差分输入,可以有效抵消电源的共模噪声。论文首先对APD探测器在不同偏压下的结电容进行测试,然后采用可调电容对APD电容进行匹配,用MultiSim对提出的电路进行了仿真分析,最后制作实验电路进行了测试和验证。结果表明:差分输入电荷灵敏前置放大器能够有效消除电源噪声(包括低频噪声和高频噪声),实现高灵敏度的光探测。     

具有低失调电压的新型灵敏放大器设计

由于器件尺寸越来越小,器件之间的失配越来越严重,由器件失配引起的失调电压对灵敏放大器性能的影响越来越大。针对此情况,根据灵敏放大器的工作原理,提出了一种具有失调电压自调整的灵敏放大器,通过增加校准支路来平衡灵敏放大器两边的放电速度,从而降低失调电压,减小其对灵敏放大器性能的影响。基于SMIC 65 nm CMOS工艺的后仿真结果显示,在电源电压1.2 V、TT工艺角、室温条件下,相比于传统的灵敏放大器,该新型灵敏放大器的失调电压的标准偏差降低了61.9%,SRAM的读关键路径延迟降低了25%。     

一种高速灵敏放大器电路的设计

提出了一种适合于低电源电压嵌入式闪存系统的高速高抗干扰能力的灵敏放大器。讨论了应用在这个灵敏放大器中的多相位预充、自调节负载及新型的箝位技术。提出的灵敏放大器电路在0.13 μm的嵌入式闪存平台上实现。测试结果表明,提出的灵敏放大器达到6 ns的访问时间。     

基于DICE结构的抗辐射SRAM设计

空间应用的SRAM必须具备抗辐射加固能力.介绍了SRAM工作原理与双互锁存储单元(DICE)技术,给出了基于DICE结构的SRAM存储单元的电路设计、版图设计及其功能仿真.在SMIC 0.13μm工艺下,应用HSPICE进行单粒子效应模拟,与传统6T CMOS SRAM相比,基于DICE结构的SRAM在相同工艺条件下抗辐照能力有显著的提高.     

Analysis and design of a new SRAM memory cell based on vertical lambda bipolar transistor

A voltage-controlled negative-differential-resistance device using a merged integrated circuit of two n-channel enhancement-mode MOSFETs and a vertical NPN bipolar transistor, called vertical Lambda-bipolar-transistor (VLBT), is presented for memory application. The new VLBT structure has been developed and its characteristics are derived by a simple circuit model and device physics. A novel single-sided SRAM cell based on the proposed VLBT is presented. Due to the characteristics of the VLBT, it offers better static noise margin and larger driving capability as compared with conventional single-side CMOS memory cell.     

高性能SRAM的低功耗设计

采用0.13 μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM).分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时,对灵敏放大器也做了改进.版图后仿真表明,在电源电压为1.2 V、温度为25 ℃的典型条件下,读1延时为766.37 ps,最大功耗为11.29 mW,功耗延时积PDP为8.65 pJ,实现了很好的性能.     

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kb SRAM模块,讨论了基于March X算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生:完成了基于March X算法的BIST电路的设计.128kb SRAM BIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%.     

基于SRAM的核心路由器交换矩阵输入端口设计

交换矩阵是核心路由器的重要组成部分,为了避免来自不同输入端口的信元同时发往同一个输出端口,需要在输入端口设置缓冲区,即输入排队交换结构。基于静态随机存储器完成了交换矩阵输入端口虚拟输出队列（VOQ）的设计,该设计可以降低核心路由器交换芯片的面积,提高输入端口缓冲区信元的响应速率,并通过DE-115开发板完成对设计的验证。     

一种动态功能重构SRAM的设计与实现

SRAM作为常用的存储器,在速度和功耗方面有一定的优势,但其较大的面积是影响成本的主要原因。文章设计了一种256×8位动态功能重构的SRAM模块,在完成基本SRAM存储功能的前提下,通过设置重构标志信号tag及附加的控制逻辑信号,复用基本SRAM模块存储资源,使系统完成FIFO的顺序存储功能。整个设计一方面拓展了基本存储体的功能,另一方面,FPGA验证结果显示：实施重构方案后同一块FPGA器件的硬件资源利用率明显提高了。最后,采用插入门控时钟的低功耗优化方案进行了DC综合,结果显示动态功耗降低了59．6％。经过“重构”的方式后,只增加了少量电路便可以实现动态数字电路的基本功能,一方面完成了功能上的拓展,另一方面提高了存储模块硬件资源的利用率,使SRAM具有了更高的性价比。     

基于SRAM测试的MBIST电路实现方案

现代SOC电路设计中,存储器特别是SRAM模块的面积占有很大的一部分.通常测试这些存储器采用的方法是通过EDA工具来生成MBIST电路来对SRAM进行测试.然而在没有专门EDA工具的情况下,我们必须手工写电路.本文提供了这一手工MBIST的实现方案,并给出仿真和综合结果.     

一种低功耗抗辐照加固256kb SRAM的设计

设计了一个低功耗抗辐照加固的256kbSRAM。为实现抗辐照加固，采用了双向互锁存储单元（DICE）构以及抗辐照加固版图技术。提出了一种新型的灵敏放大器，采用了一种改进的采用虚拟单元的自定时逻辑来实现低功耗。与采用常规控制电路的SRAM相比，读功耗为原来的11％，读取时间加快19％。     

QDR SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器——QDR（Quad Data Rate）SRAM的存储器结构、与系统的接口连接、主要的操作时序。参考实际QDR存储器内部组成。利用FPGA实现存储器控制器的设计实现。旨在通过FPGA的快速、灵活、容易修改的特点，设计并实现在高速数据通信系统中，QDR静态存储器用于处理器和接口连接的外设之间的数据交换。着重分析QDR控制器的读／写操作状态机。