基于VHDL高级综合的条码阅读预处理器的FPGA设计

文中定义了条码阅读处理器的功能，给出其ＶＨＤＬ语言的行为源描述，讨论了在ＶＨＤＬ高级综合系统ＨＬＳ／ＢＩＴ的支持下面向ＦＰＧＡ，从算法级行为描述开始，自顶向下地进行条码阅读预处理器的设计过程，从中可见，ＶＨＤＬ高级综合和ＦＰＧＡ的结合，是一种简化设计复杂度，提高设计时效的ＡＳＩＣ的简便方法。     

VHDL高级综合系统设计中某些关键问题的技术决策

本文的研究实现了从电路系统行为（含算法及功能）的ＶＨＤＬ描述到ＲＴＬ和逻辑结构级描述的高级综合，并针对ＸｉｌｉｎｘＦＰＧＡ文件库映射成工艺相关的ＡＳＩＣ，直至生成ＦＰＧＡ的器件，整个系统包括七个部分，本文重点讨论每个部分技术决策以及在ＳＵＮＳＰＡＲＣ２个实现的运行结果。     

几个FPGA逻辑设计问题的浅析

ＦＰＧＡ技术在数字系统中得到越来越广泛的应用，考虑到ＦＰＧＡ的特点，基于ＦＰＧＡ技术的逻辑设计存在一些特殊性。本文以ＸＣ３０００系列ＦＰＧＡ芯片的为例，较详细地阐述了有洋ＦＰＧＡ逻辑设计的几个问题。     

FPGA中的微程序设计

基于查表的商用ＦＰＧＡ是当前进行快速系统原型设计最流行的ＡＳＩＣ手段，文中根据ＸＩＬＩＮＸ的ＦＰＧＡ产品具有片上ＲＯＭ的特性，提出了在其内部实现微程序控制和管理复杂逻辑电路的新思想，并且在实际应用中取得满意的效果。文中还详细描述了在ＦＰＧＡ内部编写微程序的方法和编址技巧，给出了用ＦＰＧＡ实现一个典型的微程序控制器的电路模板，并总结了其应用特点和局限性。     

ABC95阵列机的FPGA实现及其优化

ＡＢＣ９５阵列机是１６个节点组成的ＳＩＭＤ并行在用ＦＰＧＡ设计实现此机器时的主要问题是ＦＰＧＡ利用率太低。介绍几种优化手段,将ＡＬＵ、乘法器和译码器都用ＦＰＧＡ实现。这样减少了系统各模块之间的连线数,达到了提高ＦＰＧＡ利用率的目的。     

FPGA及其ASIC的开发

专用集成电路（ＡＳＩＣ）迅速发展，其使用被认为是电子设备设计先进性的重要标志之一。现场可编程门阵列（ＦＰＧＡ）以其突出的性能，成为ＡＳＩＣ设计采用的主要器件。本文介绍了ＦＰＧＡ的内部结构和工作原理，重点讲述了用其开发ＡＳＩＣ的过程     

FPGA技术在强力输送带横向断裂预报装置中的应用

在图象补偿卡的设计和实现中，可采用现场可编程门阵列ＦＰＧＡ技术，使电路设计开发、调试修改非常方便，并减少印制板的布线规模，减少线间干扰，提高硬件系统可靠性。文章介绍了ＦＰＧＡ的基本结构和设计流程。     

FPGA作为协处理器在实时系统中的应用

通过对实时系统中采用软硬件设计优缺点的比较，提出使用ＦＰＧＡ作为协处理器来提高系统整体性能的观点，并且通过介绍直线提取中的相位编组算法的实现作为具体实例，进一步阐述ＦＰＧＡ作为协处理器的结构特点及设计原则。     

FPGA的配置

讨论了ＸＩＬＩＮＸ公司的ＣＸ３０００系列ＦＰＧＡ芯片的各种配置方式，并着重介绍单个ＦＰＧＡ及菊花链结构的多个ＦＰＧＡ的最实用的主串及从串方式。     

单输出组合网络的TLU FPGA的逻辑映射

基于真值表结构的ＦＰＧＡ，即ＴＬＵＦＰＧＡ是一种颇具代表性的ＦＰＧＡ结构。在本文中作者针对单输出组合网络，提出并实现了对面积和延迟进行折衷考虑的ＴＬＵＦＰＧＡ的逻辑映射算法，它综合了面积驱动的Ｃｈｏｒｒｌｅ－ｃｒｆ及延迟驱动的Ｃｈｏｒｔｌｅ－ｄ的的优点。     

完全RTL的故障数目预测及故障覆盖率计算

在超大规模集成电路设计过程中，门级故障仿真通常因仿真速度太慢而不能满足市场需求，因此近年来寄存器传输级(RTL)故障仿真成了一个研究热点．已有的RTL的故障模型和故障仿真方法在计算系统的故障覆盖率时，对故障数目或者加权系数的计算需要将RTL设计综合到门级．文中在信号位宽和运算符类型的基础上，提出了一种在RTL预测故障数的手段，并由此得到完全RTL的故障覆盖率计算方法．实验结果证明了该方法的有效性．     

XDL网表的前向电路图生成算法

作为描述FPGA（Field Programmable Gate Array）电路网表的XDL（Xilinx Design Language）描述文件，不仅能用于解析抽取FPGA设计的Inst电路单元和Net电路信号，而且能用于构建FPGA电路网表中信号传播的前向电路图模型。采用有向超图来构建FPGA电路网表中信号的前向拓扑关系，其中FPGA电路单元的有效管脚表示为超图结点，管脚间的外部连线、管脚内的电路逻辑功能表示为有向超边。给出了XDL网表级电路描述文件编译所需的EBNF表达式，提出了基于有向超图的XDL网表的前向电路图生成算法，进行了算法的时空复杂度分析。在Windows平台下基于RapidSmith开源软件实现了前向电路图生成算法，并选用基于Virtex-4型号FPGA测试用例的XDL网表，生成相应的前向电路图以验证XDL网表的前向电路图生成算法的正确性和有效性。     

基于FPGA的串行多节点数据采集传输系统的应用研究

多节点分布式传感器的数据采集与传输系统有着广泛的应用,其物理层实现主要分为串行及并行两种方式。针对特定的应用场景,选用串行传输的实现方式,设计以FPGA芯片、RS485芯片及AD芯片为核心的硬件平台,使用verilog语言设计FPGA的RTL（Register Transfer Level）逻辑代码,并在Modelsim中完成了功能仿真验证。最终实现了物理层为串行传输、传输层为总线模型的数据采集传输系统,该系统RTL代码设计简单,维护性强,可靠性高,占用芯片资源少,具有一定的工程应用价值。     

一种SOC原型机的建立与IP模块验证

SOC（System On Chip）将原来分立器件实现的CPUs、DSPs和存储器等模块整合在一个单芯片内,这种设计方法使得外围的IP模块的复用变得非常重要.而复用的IP模块必须嵌入到SOC中进行系统验证后才能使用,系统功能验证通常使用原型机的验证方法.该文论述了汉芯SOC的FPGA原型机验证环境的实现方法,以及如何使用串口建立起PC机与原型机的通讯.原型机验证中的一个普遍问题是ASIC设计代码不能直接映射到FPGA,否则会造成FPGA实现的硬件效率低,甚至时序不能满足从而导致验证失败,该文以门控时钟为例,对这种代码的转换提出一种可行的方法,并对转换前后的性能做了对比.最后,以一个常用的IP模块为例,对复用IP模块的系统原型机实时验证进行技术研究与探讨.     

AMBA片内总线结构的设计

对AMBA片内总线通讯协议进行简要介绍之后，采用Top-Down设计方法完成了AMBA片内总线结构所有控制部件的RTL级硬件建模，并通过逻辑综合、优化得到了门级电路网表。经验证，符合AMBA规范，频率达100MHz。     

高层次综合技术在遥测地面站数据处理中的应用

针对遥测地面站所接收的遥测数据的数据结构复杂,使用FPGA实现遥测数据处理难度较大的问题,提出了基于高层次综合技术的地面站遥测数据处理方法;相对于传统的RTL实现方式,利用高层次综合技术,在实现同等功能的条件下,能够有效缩短FPGA设计、开发周期;经测试,使用高层次综合技术对遥测数据进行处理,其代码量仅为RTL实现方式的1/10至1/20,代码开发周期缩仅为RTL实现方式的1/4至1/10,且代码运行效率并无明显降低.     

Scalable mpNoC for massively parallel systems – Design and implementation on FPGA

The high chip-level integration enables the implementation of large-scale parallel processing architectures with 64 and more processing nodes on a single chip or on an FPGA device. These parallel systems require a cost-effective yet high-performance interconnection scheme to provide the needed communications between processors. The massively parallel Network on Chip (mpNoC) was proposed to address the demand for parallel irregular communications for massively parallel processing System on Chip (mppSoC). Targeting FPGA-based design, an efficient mpNoC low level RTL implementation is proposed taking into account design constraints. The proposed network is designed as an FPGA based Intellectual Property (IP) able to be configured in different communication modes. It can communicate between processors and also perform parallel I/O data transfer which is clearly a key issue in an SIMD system. The mpNoC RTL implementation presents good performances in terms of area, throughput and power consumption which are important metrics targeting an on chip implementation. mpNoC is a flexible architecture that is suitable for use in FPGA-based parallel systems. This paper introduces the basic mppSoC architecture. It mainly focuses on the mpNoC flexible IP based design and its implementation on FPGA. The integration of mpNoC in mppSoC is also described. Implementation results on a Stratix II FPGA device are given for three data-parallel applications ran on mppSoC. The obtained good performances justify the effectiveness of the proposed parallel network. It is shown that the mpNoC is a lightweight parallel network making it suitable for both small as well as large FPGA-based parallel systems.     

Adaptive voltage scaling in a heterogeneous FPGA device with memory and logic in-situ detectors

This paper presents an enhanced tool flow and hardware to allow a host CPU to exploit the timing margins available on a FPGA fabric to improve its performance or reduce its energy and power requirements. Two different case studies are considered to demonstrate the performance gains and energy reduction possible in realistic scenarios. The first case study presents a video fusion system with hardware acceleration. The video fusion application is based on Dual-Tree Complex Wavelet Transforms (DT-CWT) that are mapped to a hardware accelerator using high-level synthesis tools. The hardware netlist is processed and in-situ detectors are automatically added to monitor and pre-detect timing failures occurring in the critical path flip-flops. In the second case study the tool flow is extended to support cases where the critical paths terminate in memory blocks with internal registers hidden from the user. A soft-core multiprocessor implemented in the FPGA is used to illustrate the additional challenges and proposed solution. In both cases the host CPU can control the voltage and frequency of the FPGA and compute to the performance or energy limit obtaining around 70% increase in performance or reduction in energy. Intermediate solutions that trade different levels of performance for energy are also possible. The system exhibits excellent energy proportional computing characteristics and can adapt its operating point to complete a task within a given time budget so that only the minimum level of energy is used.