数字信号处理器芯片核NDSP25的可测试性设计

介绍了可测试性设计的一般方法,着重讨论了NDSP25数字信号处理器芯片核的可测试性设计策略,以及可测试性设计的实现,并对可测试性设计的结果进行了统计和分析。     

基于可测试性设计的测试综合技术初探

本文从测试性设计的角度出发，讨论了测试综合技术的必要性，以及测试综合的方法与步骤。     

可测试性设计的JTAG方法

本文将从边界扫描路径,测试体系结构,测试状态定义,测试指令安排与板级测试策略五个方面,介绍VLSI电路可测试性设计的JTAG方式.     

基于边界扫描技术的VLSI芯片互连电路测试研究

对VLSI芯片互连电路测试过程数学描述模型及测试原理进行了研究，在此基础上提出了一种基于边界扫描技术的VLSI芯片互连电路测试实现方案。以PC机为测试平台的测试实验结果表明：该方案成功地完成了边界扫描机制试验电路扳上互连电路的桥接、S—A—1型、S—A—0型等多种类型故障的检测。     

类蜂巢结构快速样机平台的可测试性设计

类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台，采用类似蜂窝状的系统结构。根据该样机平台特点，采用边界扫描技术进行板级和系统级的可测试性设计，扫描链路可以灵活配置，不仅能实现边界扫描测试，还能实现对可编程器件的在线编程，方便了样机平台的测试和调试工作，缩短了系统开发周期。     

一种功能级的可测试性测度

本文提出了一种功能级的可测试性测度FLTM(Functional Level Te-stability Measure).针对功能级的故障模型,FLTM引入了数据位可控性与数据通路状态可控性的概念.由于不同的故障效应可观度不一样,文中引入了故障效应可观度的概念.FLTM着重考虑了重汇聚扇出对电路可测性的影响,提出了一种加权的可测度计算方法.     

“存储+逻辑”3D集成电路的硅通孔可测试性设计

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.     

采用独立复位信号的同步时序电路可测试性设计

针对同步时序电路提出一种结合了插入可观测点的部分复位方法,该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的．根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器,可以割断电路中的关键回路,使得电路容易被初始化．同时减少在时序ATPG中的潜在冲突．以前的部分复位方法中,部分复位的触发器不能由独立的复位信号所控制,这也是不能彻底改善可测试性的一个重要原因．当部分复位触发器可以由独立的复位信号所控制时,电路的可测试性会显著提高．该文提出了一种新的可测试性结构来设计部分复位触发器,该方法同时减小了在管脚、延时和面积的开销。     

计算机硬件电路可测试性相关问题分析

该文依据嵌入式系统的特征和可测试性要求,并考虑工程中可测试性的设计原则,对某机载嵌入式计算机的可测试性设计进行分析,在此基础上,完成了产品测试的总体方案。     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

超大规模集成电路系统设计方法综述

全面综述了当前集成电路设计方法的发展，并详细地论述了当前超吉广泛采用的自项向下，层次式和嵌入式设计方法。     

实例研究-模糊芯片F200的设计、验证和测试

本文介绍模糊推理协处理器VLSI芯片F200的设计,给出了详细的芯片设计流程,并重点讨论了有关芯片的可测试性设计、设计验证和测试等问题。     

面向嵌入式应用的DMA控制器的VLSI设计与实现

分析了DMA控制器在嵌入式系统中的应用需求，介绍了一种有实用价值的按软硬件协同方式工作的嵌入式DMA控制器，设计实现了一种由嵌入式软件触发的VLSI电路结构，基于DSP＆CPU体系结构的MPEG-2算法仿真表明，该结构达到了很好的算法优化结果。可有效提高多媒体运算的速度，满足实时处理要求。     

底层相关的VLSI高层次设计策略

在ＶＬＳＩ系统设计、行为设计和逻辑设计过程中,未考虑到的与半导体制造工艺有关的因素（如延迟、功耗问题等）严重影响设计结果的性能,以至使物理设计结果的性能远离原来的设计目标,针对这个问题,文中提出与底层有关的ＶＬＳＩ高层次设计策略,将影响性能的底层参数和信息引入高层次设计中,使得高层次设计结果在进行物理实现之时能满足性能要求。     

千兆以太网与超高速VLSI技术

文章对千兆以太网传输系统及其采用的新技术进行分析。讨论传输系统中关键电路的工作原理和实现技术,并基于世界研究的最新动态对千兆以太网的发展进行了展望。     

二维DCT算法及其优化的VLSI设计

提出了一种二维DCT算法及其优化的VLSI设计，即将二维DCT分离成2个一维DCT实现，只需一个一维DCT处理单元即可；进而通过对变换的系数矩阵进行化简。采用流水线技术，使用4个乘法器就可使电路达到高速；该电路结构具有模块化、布线简单、芯片面积小等优点，实验结果表明了VLSI设计的有效性。     

VLSI低功耗设计方法的研究

针对近年来VLSI 功耗问题越来越被关注,尤其是在电池供电的便携式设备中CMOS 电路的功耗问题尤为重 要。本文对VLSI 的低功耗设计方法进行了研究,首先对VLSI 作了简介,其次分析了VLSI 的功耗来源,最后就如何实现VLSI 开关功耗的低功耗设计,着重讨论了几项技术。本文对电子行业从业人员有一定的积极意义。     

高效椭圆曲线密码芯片的VLSI设计

根据素数域上椭圆曲线的点乘，提出了一种椭圆曲线密码芯片VLSI新结构和控制算法。针对其中的核心运算模乘，结合Montgomery算法，提出了一种改进的模乘器结构，有效降低了芯片的面积，提高了模乘的运算速度。该芯片具有面积小、速度快的优点，适合用于时钟频率低和存储空间受限的智能卡中。     

分层运动估值器的VLSI结构实现

提出了一种分层算法的VLSI结构设计方法，该结构使用同一个基本搜索单元来完成整个三层搜索过程，减少了芯片的尺寸和功耗，同时，支持低比特视频编码器（如H．263和MPEG-4）的高级预测模式，在不增加额外计算负担的情况下，通过对数据流的有效控制，在获得宏块运动矢量的同时，可以获得该宏块4个8x8子块的运动矢量。