基于FPGA的规则(3,6)LDPC码译码器

基于软判决译码规则,采用完全并行的解码结构,使用Verilog硬件描述语言,在Xilinx公司的FPGA(Virtex-2 xcv 1000)上实现了码率为1/2、帧长为20bit的规则(3,)LDPC码的译码器,最大传输速率可达20Mbps。对LDPC码的实际应用具有重要的推动作用。     

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix II系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.     

WIMAX LDPC码译码器的FPGA实现

设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码.通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用.采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持.结果表明所设计的...     

基于Q矩阵的LDPC码编码设计方法

给出了Q矩阵的定义,在此基础上提出了一种基于Q矩阵的LDPC码编码器设计方法.此设计方案将奇偶校验矩阵H分解成两个子矩阵Hp和Hd,通过对这两个子矩阵分别设计,构造出H矩阵.其中Hp是上三角双对角矩阵,Hd矩阵由Q矩阵按照一定的行重列重,根据某种排列规则构造而成.着重研究了Q排列规则,并找到了一种较好方法,使得这种编码方案得到了很好的性能.采用的这种编码方案的编码器算法具有较低的实现复杂度,为LDPC码编码器设计提供了很好的选择方案.     

LDPC自适应最小和译码算法及其FPGA实现

低密度奇偶校验码(Low-density Parity-check,LDPC)置信传播算法性能优异且被证明接近香农极限,但需要极其复杂的对数和三角函数运算,不利于现实使用.尽管最小和算法提高了计算的方便性和适用性,但也削弱了其译码能力.为了减少误码率(Bit Error Rate,BER)的损失,利用输入变量节点边信息...     

LDPC码在LTE-Advanced中的应用及编译码算法研究

通过分析LTE-Advanced系统中LDPC码的校验矩阵构造方法,找到了与LTE兼容的低码率扩展方法,针对该扩展方法提出了两种优化的编码算法,并在MATLAB平台的仿真测试环境下,通过最小和译码算法进行译码。测试结果表明,LDPC码非常适合用于高速传输系统中,仿真对比得到的最优修正值使译码性能得到改善,能满足高精度的数字信号传输需要。为LTE-Advanced系统的信道编解码器的硬件设计提供了一套有效的编译码算法方案,具有较好的实用价值。     

基于消息传递的LDPC码硬判决解码算法建模

提出了一种以奇偶校验和作为消息传递的LDPC码硬判决的解码方案．该方案以奇偶校验方程是否满足约束为条件，从而决定接收分组中的错误位，并对错误位进行翻转．分析了迭代消息流传递机制和迭代解码过程，最后提出一种具体可实现的解码算法模型。     

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

QC-LDPC码的高性能译码器实现

在对分层译码算法优化的基础上,提出一种多码率QC-LDPC译码器。采用改进的分层消息传播算法实现快速收敛,将译码迭代次数降到经典方法的50%以下。架构中用于存储中间置信信息的存储器数量只有4个,减少了芯片面积和功耗。校验节点置信度更新采用校正的整数量化的分层算法,降低了计算复杂度。选取的校正因子降低了译码器的误码率。基于该架构实现QC-LDPC译码器,融合3种码率,芯片规模为60万门,时钟频率为110 MHz,1/2码率的译码速率可达134 Mb/s。     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。     

基于FPGA的RS(255,223)译码器的设计

在Blahut提出ReedSolomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和VerilogHDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。     

基于FPGA的RS（255，223）译码器的设计

在Blahut提出Reed Solomon码时域译码算法的基础上，提出了一种时域RS（255，223）译码算法，并用FPGA和Verilog HDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。     

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。     

基于HLS的LDPC译码设计与实现

针对低密度奇偶校验码(Low Density Parity Check Code,LDPC)码长长、码率多、校验矩阵复杂,导致FPGA开发难度大、开发周期长等问题.在对LDPC校验矩阵和译码算法深入分析基础上,提出了一种基于HLS的LDPC设计与实现方案.基于HLS开发流程完成了LDPC译码的RTL实现,详细说明了开发过程的关键问题及优化办法.与常规HDL开发流程相比,基于HLS开发的LDPC译码吞吐率更高,时序更好,且便于后期移植和升级.     

Turbo码快速交织算法的性能仿真及其FPGA实现

针对目前交织器存在的时延大的缺陷,设计了一种基于短时延伪随机序列的Turbo码快速交织算法,给出了基于FPGA的硬件实现方案,在时延和性能之间取得较好的折衷。仿真结果表明,该交织算法在不增加Turbo码编译码复杂度的情况下,一次迭代过程交织模块即能减少20%的时间延迟。     

高效LDPC译码器的优化与FPGA实现

针对高效LDPC译码器设计过程中的参数选择问题,提出了针对Turbo译码消息传播（Turbo decoding message passing,TDMP）译码算法的离散密度进化算法。利用这种离散密度进化算法对译码算法中的校正因子及量化精度进行了优化。与传统的通过数值仿真进行优化的方法相比,本文算法效率大大提高,且效果显著。测试结果表明,优化的定点化译码器与纯浮点仿真相比性能只相差0.1 dB左右。在译码器实现结构设计中提出了一种基于分布式RAM的P消息循环存储结构,与传统的基于寄存器和Benes网络的存储器结构相比,资源消耗明显下降。在Xilinx公司的FPGA平台上进行了硬件实现与测试,结果表明与同类译码器相比在资源消耗和吞吐率上均有一定优势,是一种高效的LDPC硬件译码器。     

基于FPGA的基带信号编译码器设计与实现

数字基带信号的传输是数字通信系统的重要组成部分.在数字通信系统中,为使基带信号适合在基带信道中传输,必须选择合适的码型,AMI码是常选的码型之一.本文针对数字基带传输系统中AMI码的特点,采用基于CPLD/FPGA的VHDL语言,在Max+plusⅡ的编程环境中,仿真实现了AMI的编码器和译码器.实验结果表明,实现的AMI编、译码器简单、可靠,下载至芯片中能够方便地实现AMI码基带信号形成器.     

TLP-LDPC: Three-Level Parallel FPGA Architecture for Fast Prototyping of LDPC Decoder Using High-Level Synthesis

Low-Density Parity-heck Codes (LDPC) with excellent error-correction capabilities have been widely used in both data communication and storage fields, to construct reliable cyber-physical systems that are resilient to real-world noises. Fast prototyping field-programmable gate array (FPGA)-based decoder is essential to achieve high decoding performance while accelerating the development process. This paper proposes a three-level parallel architecture, TLP-LDPC, to achieve high throughput by fully exploiting the characteristics of both LDPC and underlying hardware while effectively scaling to large-size FPGA platforms. The three-level parallel architecture contains a low-level decoding unit, a mid-level multi-unit decoding core, and a high-level multi-core decoder. The low-level decoding unit is a basic LDPC computation component that effectively combines the features of the LDPC algorithm and hardware with the specific structure (e.g., Look-Up-Table, LUT) of the FPGA and eliminates potential data conflicts. The mid-level decoding core integrates the input/output and multiple decoding units in a well-balancing pipelined fashion. The top-level multi-core architecture conveniently makes full use of board-level resources to improve the overall throughput. We develop an LDPC C++ code with dedicated pragmas and leverage HLS tools to implement the TLP-LDPC architecture. Experimental results show that TLP-LDPC achieves 9.63 Gbps end-to-end decoding throughput on a Xilinx Alveo U50 platform, 3.9x higher than existing HLS-based FPGA implementations.