基于无冲突地址生成的高性能FFT处理器设计

提出一种基于存储器交织架构的FFT处理器设计方法,并且针对基-8FFT提出一种无冲突地址生成算法,数据按帧进行操作。每个存储器均划分为8个独立的存储体,通过对循环移位寄存器译码,蝶式运算单元并行无冲突读写操作数,8通道输入数据进行并行的复数乘法运算。每级运算引入完全流水,减少了运算的时钟周期开销,同时推导出局部流水线设计必须满足的不等式条件。输入、输出存储器采用乒乓操作,按帧轮换,FFT运算连续输入、输出,采样频率与系统工作频率一致,具有很好的实时性,运算精度通过块浮点得到保证。该设计方法可以扩展至基-16FFT处理器设计。     

基于802.11a的FFT/IFFT处理器设计

设计了一种应用于802.11a的64点FFT/IFFT处理器.采用单蝶形4路并行结构,提出了4路并行无冲突地址产生方法,有效地提高了吞吐率,完成64点FFT/IFFT运算只需63个时钟周期.提出的RAM双乒乓结构实现了对输入和输出均为连续数据流的缓存处理.不仅能实现64点FFT和IFFT,而且位宽可以根据系统任意配置.为了提高数据运算的精度,设计采用了块浮点算法,实现了精度与资源的折中.16位位宽时,在HJTC 0.18μmCMOS工艺下综合,内核面积为:0.626 7 mm2,芯片面积为:1.35 mm×1.27 mm,最高工作频率可达300 MHz,功耗为126.17 mW.     

基于CORDIC算法的高速可配置FFT的FPGA实现

论述了一种用于星载合成孔径雷达(SAR)星上数据实时自主处理系统中的高性能FFT的FPGA实现.采用CORDIC算法实现复数乘法,降低了系统的复杂性,提高了运算速度,并提出一种新型便捷的旋转因子产生方法,无需额外的ROM资源.采用块浮点的数据类型,有效避免了大点数FFT的溢出问题.运算点数可配置,能够实现64～32k点,实部、虚部均为16bit数据的FFT运算.整体设计采用16点并行流水结构,提出了适用于16通道并行读写的无冲突地址产生方法.最高工作频率可达118.89MHz,100MHz频率下,1024点FFT的计算时间仅为4.48μs,完全满足高速实时的运算要求.     

基于FPGA的新型高速FFT算法研究与实现

提出一种新型基8/4FFT算法及其实现结构,设计出高速的处理模块.该设计可选择性地实现8 k、4 k及2 k点FFT;通过乘法器的复用,有效降低硬件消耗;应用对称乒乓RAM结构提高了蝶型运算单元的连续运算能力.模块利用Verilog语言进行描述,在Quartus5.0软件环境中完成输入、综合及布局布线.结果表明本文提出的算法结构具有优越的精度和速度,充分能够满足实际应用要求.     

无存储访问冲突的基2×K并行FFT架构

提出了一种无存储访问冲突的基2×K并行FFT架构.该架构通过并行地址产生算法,使K个基2蝶形运算单元同时读取或写入所需的2 K个操作数,达到平均每周期完成K个基2蝶式运算的处理能力.与已有的并行FFT架构相比,新架构地址产生电路简单,并且对于不同的K值,并行地址产生模块结构相同.在资源消耗方面,不考虑旋转因子,N点FFT处理器只需要3 N/2个存储单元.     

基于FPGA的级联结构FFT处理器的优化设计

为了减少级联结构FFT处理器对缓冲存储器需求量,提出一种基于FPGA用基-16和基-2、基-4、基-8组合的混合基算法实现FFT处理器的设计方案。在1 024点FFT处理器的实现过程中,用优化的基-4蝶形运算核搭建了级联结构的基-16蝶形运算核,并将对同一个地址进行读和写的双端口RAM和乒乓结构的单端口RAM结合使用,从而在不增加逻辑单元使用和保证运算速度的情况下,大大减少了存储单元的使用量。     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

FFT算法的一种FPGA实现

FFT运算在OFDM系统中起调制和解调的作用。针对OFDM系统中FFT运算的要求，研究了一种易于FPGA实现的FFT处理器的硬件结构。接收单元采用乒乓RAM结构，扩大了数据吞吐量。中间数据缓存单元采用双口RAM，减少了访问RAM的时钟消耗。计算单元采用基2算法，流水线结构，可在4个时钟后连续输出运算结果。各个单元协调一致的并行工作，提高了系统时钟频率，达到了高速处理。采用块浮点机制，动态扩大数据范围，在速度和精度之间得到折衷。模块化设计，易于实现更多点数的FFT运算。     

一种高效的面向基2 FFT算法的SIMD并行存储结构

随着SIMD(Single Instruction Multiple Data stream)结构DSP(Digital Signal Processor)片上集成了越来越多的处理单元,并行访存的灵活性及带宽效率对实际运算性能的影响越来越大.本文详细分析了一般SIMD结构DSP中基2 FFT(Fast Fourier Transform)并行算法面临的访存问题,采用简单的部分地址异或逻辑完成SIMD并行访存地址转换,实现了FFT运算的无冲突SIMD并行访存;提出了几种带特殊混洗模式的向量访存指令,可完全消除SIMD结构下基2 FFT运算时需要的额外混洗指令操作.最后将其应用于某16路SIMD数字信号处理器YHFT-Matrix2中向量存储器VM的优化设计.测试结果表明,采用该SIMD并行存储结构优化的VM以增加18%的硬件开销实现了FFT运算全流水无冲突并行访存和100%并行访存带宽利用率;相比优化前的设计,不同点数FFT运算可获得1.32~2.66的加速比.     

具有蝶型单元的FFT在FPGA上的实现

描述了一种使用FPGA实现FFT处理器的方法,基于按时间抽取(DIT)基-4算法,采用4组RAM并行为蝶型单元提供数据,使用交换器对数据进行重行排序.实验结果表明,该方案保证了运算正确性、运算精度和实现复杂度.提出了两种改进的设计思路及方法,使处理器可以获得更高的处理速度.     

A Hi-CMOSII 8K/spl times/8 bit static RAM

A Hi-CMOSII static RAM with 8K word by 8 bit organization has been developed. The RAM is fabricated using double polysilicon technology and p- and n-channel transistors having a typical gate polysilicon length of 2 /spl mu/m. The device was realized using low-power high-speed-oriented circuit design and a new redundancy circuit that utilizes laser diffusion programmable devices. The new RAM has an address access time of 65 ns, operating power dissipation of 200 mW, and standby dissipation of 10 /spl mu/W.     

基于FPGA的GPS相关器改进方案

在GPS芯片或者其他信号处理芯片中,经常需要做移动相位进行相关的运算,用硬件来实现这样的运算是相当耗资源的,但有时候也不可避免。基于此,在传统的采取循环移位寄存器存储数据并且移位来进行相关运算的基础上提出一种新的方案,考虑到FPGA有大量现成的Block RAM可以利用,所以采用Block RAM来存储数据并且通过改变Block RAM地址来进行相关运算,理论和实践证明,该方法达到了同样的目的并且更加经济有效,节省了大量资源。     

A 209 K-transistor ECL gate array with RAM

A 12 K-gate ECL gate array with 36 kbit of dedicated RAM has been developed. An ECL logic cell structure with an extra transistor buried under a V/sub cc/ power bus is proposed to implement both the logic function and a memory cell. The logic part has the capability of implementing configurable RAM with up to 5.8 kbit. By employing 0.6- mu m double-polysilicon self-aligned technology, the intrinsic gate delay is 110 ps at a power consumption of 1.8 mW/gate. The address access times of dedicated RAM and configurable RAM are 3.0 and 1.8 ns, respectively. The gate array is applied to 9 K-gate logic circuitry with 35-kbit table look-aside buffer (TLB) memory using dedicated RAM and a 16-word*18-bit register file using configurable RAM.<>     

A pair of bipolar memory LSI chips for mainframe computers

A pair of bipolar memory chips has been developed. One is an LSI consisting of a 3072 bit RAM and 470 logic gates on the same chip. It has a typical address access time of 6.7 ns and a typical power dissipation of 3.9 W. It is used in the translation lookaside buffer and the buffer address array of Hitachi's M200H computer to speed up dynamic address translation and buffer storage control. The other chip is a standard 1K bit RAM with a typical address access time of 5.5 ns and a typical power dissipation of 800 mW. It is used in the buffer storage. The primary fabrication process employs oxide isolation with double layer metallization, with minimum line width-plus-spacing of 8 /spl mu/m.     

A 16 DIP, 64 kbit, static MOS-RAM

A 64K/spl times/1 bit fully static MOS-RAM has been fabricated. For the purpose of replacement of 64 kbit dynamic RAM, this static RAM has been designed to be assembled in a standard 300 mil 16 pin DIP. It is the first time address multiplexing has been in static RAMs. The device with multiple addressing and improved row decoder employs a double poly Si layer and a 1.5 /spl mu/m design rule which is achieved by advanced process technology. As a result, the RAM has a 11.0 /spl mu/m/spl times/26.5 /spl mu/m (291.5 /spl mu/m/SUP 2/) cell size and a 3.84 mm/spl times/7.40 mm (28.40 mm/SUP 2/) chip size. The address access time is less than 150 ns with an active power dissipation of 400 mW.     

JPEG2000中5/3离散小波多层变换FPGA实现研究

基于新一代图像压缩国际标准JPEG 2000,介绍一种快速、有效的多层5/3小波变换的VLSI设计结构,该方法使用两组一维变换实现,用移位-相加代替乘法操作,整体设计采用了流水线设计。利用双端口RAM和地址生成模块的调度完成小波变换的分裂、边界延拓工作,不需另外增加模块。二维离散小波变换滤波器结构的设计采用Verilog HDL进行RTL级描述,已经通过了FPGA验证,并可作为单独的IP核应用于图像编解码芯片中。     

一种新的基于TMS320C6000 DSP的Flash引导自启动方法

DSP的Flash引导启动已被广泛运用。针对传统方法用两个项目文件分别完成应用程序的调试和程序代码的烧写问题,提出了一种在一个项目文件中去完成应用程序的调试和程序代码的烧写方法。方案中,运用了在上电复位时DSP可以由EMIF引导自动搬移CE1起始地址1 kbyte到地址0x00的思想,解决了存放在Flash中的Bootloader引导程序复制到DSP的内部RAM起始地址去执行的问题,实现了由Bootloader引导程序从Flash中加载应用程序的功能,完成了DSP的Flash引导启动。实验结果表明,所提出的方案可靠、方便。     

A low power resistive load 64 kbit CMOS RAM

A fully asynchronous 8K word/spl times/8 bit CMOS static RAM with high resistive load cells is described. For fabricating the RAM, an advanced double polysilicon 2 /spl mu/m CMOS technology has been developed. Internally clocked dynamic peripheral circuits with address transition detectors are implemented to achieve high speed and low power simultaneously. A new CMOS fault-tolerant circuit technology is also introduced for improving fabrication yield without sacrificing operating speed or standby power. The resulting cell size and die size are 15/spl times/19 /spl mu/m and 4.87/spl times/7.22 mm, respectively. The RAM offers, typically, 70 ns access time, 15 mW operating power, and 10 /spl mu/W standby power.     

A 3.5-ns, 500-mW, 16-kbit BiCMOS ECL RAM

A 16-kbit BiCMOS ECL SRAM with a typical address access time of 3.5 ns and 500-mW power dissipation was developed. The RAM was fabricated using half-micrometer, triple-poly, and triple-metal BiCMOS technology. The fast access time with moderate power dissipation has been achieved using new circuit techniques: a grounded-gate, nonlatching-type level converter with a wired-OR predecoder and a direct column sensing scheme having a cascode differential amplifier. As a result of extensive use of high-speed bipolar ECL circuits with self-aligned bipolar transistors, the RAM attains high-speed performance without degrading the low-power BiCMOS RAM characteristics.<>