WIMAX LDPC码译码器的FPGA实现

设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码.通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用.采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持.结果表明所设计的...     

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix II系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.     

基于代数搜索法去环的结构化的LDPC码

文章将阐述一种结构化的LDPC码系列,包括规则码、非规则码、非规则RA码三种。这种结构把H矩阵分为3×k个块,而每个块都是由单位矩阵循环移位形成的。非规则就是在规则码结构上添加3×m个块,使得H矩阵前面部分列重从3变为6或者9,非规则RA码在非规则基础上将H阵最后部分(3×3块)换成2列下三角结构。生成这类H矩阵的方法就是以下要提到的代数搜索法。搜索法规则就是尽量将低次环去掉,保持H阵的高girth值。这个系列的LDPC码的好处就是译码器结构很好实现,RA码使编码也变得很简单;而完全去除4,6环,最小化8环的H阵结构又保证了LDPC码的性能。     

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。     

大围长结构化LDPC码构造方法

在LDPC码的构造中,校验矩阵拥有大围长对于改善码的性能有着重要的意义.结构化是提高码实用性的关键.提出一种低复杂度的基于列差搜索法(Column-Difference Search AIgorithm)的准循环LDPC码构造方法,用以设计大围长和任意码率的规则QC-LDPC码(以下称为CDS-LDPC码).该方法可线性编码,易于IC实现.仿真结果表明,该方法构造的各种码率CDS-LDPC码在BER性能上均优于对应的随机码,与同属QC-LDPC码的Tanner码和Array码相比明显提高了0.79～3.28dB,并且在码长、码率等参数设计上更为灵活.     

WiMAX下LDPC编译码器仿真实现的研究

WiMAX下的编码方式是当今通讯技术研究的热门。介绍一种最受关注的纠错编码:低密度奇偶校验码(Low Density Parity Check,LDPC),讨论LDPC码在WiMAX条件下的基本原理和编译码设计;提出运用Visual C++特点构建LDPC码仿真平台,研究仿真设计过程;分析不同实现方法下对LDPC码性能的影响,通过对仿真结果的分析和思考,说明了Visual C++语言应用于LDPC编译码仿真的可行性、实用性和扩展性。     

截短Reed-Solomon码译码器的FPGA实现

提出了一种改进的BM算法,并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明,该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。     

集成SNR估计的LDPC码译码器的设计与实现

基于TMS320C6416高性能通用DSP,实现了对AWGN信道的信噪比(sNR)估计,并以此估计值设计了一种低密度奇偶校验(LDPC)码的译码系统;详尽介绍了集成SNR估计的译码系统的实现方案和流程;仿真结果表明,此估计下的译码器具有较好的性能.     

一种低存储容量Turbo码译码器结构设计及FPGA实现

为满足高性能低功耗无线通信的要求,基于反向重算和线性估算的Turbo码译码器结构,通过改变其前向状态度量的存储方式,提出了一种低存储容量的低功耗译码器结构设计方案,并给出了FPGA实现结构。结果表明,与已有的Turbo码译码器结构相比,本设计的译码器结构使存储容量降低了65%,译码性能与Log-MAP算法接近;并且在25 MHz、50 MHz、75 MHz、100 MHz、125 MHz频率下,较传统的译码器结构相比,动态的存储容量功耗均下降50%左右,而总功耗分别降低了4. 97%、 8. 78%、 11. 93%、 14. 18%、 14. 65%。     

数字电视标准DMB-T高速LDPC译码器VLSI设计

在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100 Mb/s以上。     

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验LDPC(Low Density Parity Check)码。本文所提到的LDPC码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构,这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩降的一定变换而得到,这样,应用FPGA实现译码器的同时,能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特,码率为4／5,采用了6位量化方案。本文用现场可编程门阵列(FPGA)实现了LDPC码的编码,译码电路,并且通过QUARTUS仿真测试以及下载到实验板ATERA芯片的调试,表现出好的纠错性能。     

非规则LDPC码及编解码器研究

提出一种非规则低密度奇偶校验码（LDPC）的联合构码、编解码方案。在一定的约束条件下，构造了基于准循环码和重复累加码的非规则LDPC码集。提出该码集的通用编码器和解码器构架。实验结果表明，这种非规则码集在高码率情况下，性能优于DVB-S2，具有优秀的纠错性能，还可以映射到精简的编码器和高速的解码器。     

高效LDPC译码器的优化与FPGA实现

针对高效LDPC译码器设计过程中的参数选择问题,提出了针对Turbo译码消息传播（Turbo decoding message passing,TDMP）译码算法的离散密度进化算法。利用这种离散密度进化算法对译码算法中的校正因子及量化精度进行了优化。与传统的通过数值仿真进行优化的方法相比,本文算法效率大大提高,且效果显著。测试结果表明,优化的定点化译码器与纯浮点仿真相比性能只相差0.1 dB左右。在译码器实现结构设计中提出了一种基于分布式RAM的P消息循环存储结构,与传统的基于寄存器和Benes网络的存储器结构相比,资源消耗明显下降。在Xilinx公司的FPGA平台上进行了硬件实现与测试,结果表明与同类译码器相比在资源消耗和吞吐率上均有一定优势,是一种高效的LDPC硬件译码器。     

深空通信中LDPC码的编码算法及FPGA实现

研究了美国喷气推进实验室向CCSDS建议的最新标准中关于深空通信的LDPC码编码技术;首先对编码算法进行了讨论,利用矩阵环与多项式环的同构关系,以及扩展的欧几里德算法,得到了计算准循环生成矩阵的方法;其次,针对准循环矩阵的特点,提出了一种新的基于反馈移位寄存器的编码电路;最后,利用XC4V LX40 FPGA,分别实现了资源优化的全串行编码电路和速度优化的并行编码电路。     

基于FPGA的(3,6)LDPC码并行译码器设计与实现

本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。     

大围长结构化LDPC码线性编码器设计

校验矩阵拥有大围长对于改善LDPC码的性能有着重要的意义.结构化是提高码实用性的关键.提出一种基于列差搜索算法(Column-Difference Search Algorithm)和步进边增长算法(Progressive Edge Growth Algorithm,PEG)的准循环LDPC码构造方法,可以设计任意围长和码率的QC-LDPC码(称为CP-LDPC码).利用该码校验矩阵的近似下三角特性,推导出递推编码方法,使得该码编码复杂度与码长成线性关系.仿真结果表明,CP-LDPC码在BER性能上与随机码以及同属QC-LDPC码的Tanner码和Array码相比有明显提高,优于随机码、Tanner码和Array码1.35dB～3.95dB.     

基于HLS的LDPC译码设计与实现

针对低密度奇偶校验码(Low Density Parity Check Code,LDPC)码长长、码率多、校验矩阵复杂,导致FPGA开发难度大、开发周期长等问题.在对LDPC校验矩阵和译码算法深入分析基础上,提出了一种基于HLS的LDPC设计与实现方案.基于HLS开发流程完成了LDPC译码的RTL实现,详细说明了开发过程的关键问题及优化办法.与常规HDL开发流程相比,基于HLS开发的LDPC译码吞吐率更高,时序更好,且便于后期移植和升级.     

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.