一种高CMRR和PSRR的共源共栅放大器

针对传统运算放大器共模抑制比和电源抑制比低的问题,设计了一种差分输入结构的折叠式共源共栅放大器。本设计采用两级结构,第一级为差分结构的折叠式共源共栅放大器,并采用MOS管作为电阻,进一步提高增益、共模抑制比和电源电压抑制比;第二级采用以NMOS为负载的共源放大器结构,提高增益和输出摆幅。基于LITE—ON40V1．0μm工艺,采用Spectre对电路进行仿真。仿真结果表明,电路交流增益为125．8dB,相位裕度为62.8°,共模抑制比140．9dB,电源电压抑制比125．5dB。     

一种宽电源电压快速响应的LDO设计

基于0.35μm工艺,设计了一种工作在15～30 V的宽电源电压的高电源抑制比(PSRR)、快速瞬态响应的线性LDO.该LDO主要包含电源电压预调节模块、基准源模块、误差放大器模块.电源电压预调节模块,降低输入电压波动范围,同时采用了PSRR增强电路,提高LDO的线性稳定性和PSRR;误差放大器模块,采用了一种带正反馈增益增强差分放大器电路,提高了电路的增益,同时采用双环反馈技术,提高LDO的瞬态响应速度.仿真结果表明:输出电压为5 V,PSRR低频时为128 dB,100 kHz时为60 dB,瞬态响应时间约为0.1μs.     

一种高增益三级运算放大器

提出了一种高增益三级运算放大器。采用五管全差分、套筒式共源共栅、典型共源级结构作为运算放大器的放大级,采用共模抑制电路、频率补偿电路、高摆幅偏置电路,提高了运算放大器的性能。结果表明,在3 V电源电压、4 pF负载电容的条件下,该运算放大器的开环直流增益为155 dB,单位增益带宽为112 MHz,相位裕度为84.1°,电源抑制比为151 dB,共模抑制比为-168 dB。该运算放大器的补偿电容较小,节省了面积。     

一种新型的CMOS电流反馈运算放大器

电流反馈运算放大器在高速高频电子领域有广泛的应用，但目前市场上流行的基于互补双极性结构的电流反馈运算放大器的电源电压和功耗都较高。文章主要在文献[1～3]基础上设计了一种新型的CMOS电流反馈运算放大器，使用0．51μmCMOS工艺参数（阈值电压为0．7V），模拟结果获得了与增益无关的带宽、极大的转换速率。电路参数为：81db的开环增益、87度的相位裕度、123db共模抑制比，以及在1．5V电源电压下产生了约6．2mW的功耗。     

一种1V电压工作的高精度CMOS带隙基准源

基于标准1μmCMOS工艺,针对1V供电电压,设计了一种自偏置PTAT电流产生电路和低电源、高增益的运算放大器,最终实现了低电源工作的带隙基准电路.在1V电源电压下,采用1μm CMOS工艺进行仿真,温度系数在-20～120℃范围内达到13×10-6,低频电源抑制比达到-90dB.     

一种高共模抑制比轨到轨全差分运算放大器

针对传统全差分运算放大器电路存在输入输出摆幅小和共模抑制比低的问题,提出了一种高共模抑制比轨到轨全差分运算放大器电路。电路的输入级采用基于电流补偿技术的互补差分输入对,实现较大的输入信号摆幅;中间级采用折叠式共源共栅结构,获得较大的增益和输出摆幅;输出级采用共模反馈环路控制的A类输出结构,同时对共模反馈环路进行密勒补偿,提高电路的共模抑制比和环路稳定性。提出的全差分运算放大器电路基于中芯国际(SMIC) 0.13μm CMOS工艺设计,结果表明,该电路在3.3 V供电电压下,负载电容为5 pF时,可实现轨到轨的输入输出信号摆幅;当输入共模电平为1.65 V时,直流增益为108.9 dB,相位裕度为77.5°,单位增益带宽为12.71 MHz;共模反馈环路增益为97.7 dB,相位裕度为71.3°;共模抑制比为237.7 dB,电源抑制比为209.6 dB,等效输入参考噪声为37.9 nV/Hz^1/2@100 kHz。     

低压低功耗CMOS电流运算放大器的设计

设计了一种新型CMOS电流反馈运算放大器结构,通过在输出端采用电阻反馈,增强负载能力,利用MOS管实现串联电阻以消除补偿电容带来的低频零点.使用0.5 μm CMOS工艺参数,PSPICE模拟结果获得了与增益关系不大的带宽.电路参数为:80.7 dB的开环增益,266 MHz的单位增益带宽,62°的相位裕度,149 dB共模抑制比以及在1.2 V电源电压仅产生0.82 mW的功耗.     

基于嵌入式密勒补偿技术的LDO放大器设计

利用嵌入式密勒补偿技术,我们设计了一种应用于LDO的高性能放大器。在保证良好的相位裕度和稳定增益带宽的条件下,该放大器还具备高增益和较高的电源抑制比。结果表明:在3V工作电压下,其直流开环增益AV=87dB,增益带宽GB=12MHz,相位裕度=63°,电源抑制比PSRR=72.6dB。     

一种高电源抑制比的全MOS电压基准源设计

基于MOS管在亚阈值区、线性区和饱和区的不同导电特性,采用TSMC 0.18 μm CMOS工艺,设计了一种全MOS结构的电压基准源。为了改进核心电路,通过设计并优化预抑制电路,使整个电路实现了高电源电压抑制比的输出电压。对电路进行仿真,当电源电压大于1.5 V时,电路进入正常工作状态;在1.8 V电源电压下,-20 ℃~120 ℃范围内,温度系数为1.04×10-5/℃,该电压基准源的输出电压为0.688 V;低频时,电源电压抑制比达到-159.3 dB,在1 MHz时电源电压抑制比为-66.8 dB,功耗小于9.83 μW。该电压基准源能应用于高电源电压抑制比、低功耗的LDO电路中。     

一种全负载稳定的高PSRR LDO的设计北大核心CSCD

提出了一种高电源纹波抑制比的低压差线性稳压器.该低压差线性稳压器通过提高带隙基准的电源抑制比以达到提高LDO(低压差线性稳压器)低频电源纹波抑制的能力.在TSMC 0.18μm CMOS工艺下进行了仿真验证,仿真结果表明,该LDO最大负载电流可以达到80mA,当负载电流在0~80mA范围内变化时,开环相位裕度均大于64°,证明了低压差线性稳压器的高稳定性.当负载电流从0mA跳变到80mA时,系统的输出电压过冲仅为15mV,环路响应时间仅为0.5μs.当负载电流为80mA,测得10kHz时的电源纹波抑制比为-60.82dB,100kHz时LDO的电源纹波抑制比为-57.66dB.     

电荷泵型LED驱动器的CMOS误差放大器设计

结合电荷泵型LED驱动器的工作要求,从减小输出电压纹波、稳定输出电压出发,设计了一款误差放大器。该误差放大器具有较大的工作电压范围,使电荷泵型LED驱动器高效率低噪声工作。基于CHRT0．35μm CMOS MIXED SIGNAL TECHNOLOGY进行仿真,结果表明,在2．7～5V工作电压范围内,开环电压增益约等于72dB,相位裕度约等于65°,单位增益带宽约等于4．6MHz,共模抑制比CMRR约等于113dB,电源抑制比PSRR约等于100dB。     

LDO线性稳压器中高性能误差放大器的设计

设计了一个共源共栅运算跨导放大器,并成功地将其应用在一款超低功耗LDO线性稳压器芯片中。该设计提高了电源抑制比(PSRR),并具有较高的共模抑制比(CMRR)。电路结构简单,静态电流低。该芯片获得了高达99 dB的电源抑制比。     

一种CMOS单片LDO线性稳压器的设计

提出了一种单片集成的高电源抑制比LDO线性稳压器,主要应用于PLL中VCO和电荷泵的电源供给.该稳压器采用RC补偿方案,与其他补偿方法相比,RC补偿几乎不消耗额外电流.误差放大器采用折叠共源共栅结构,可以提供较高的电源抑制比,并且使得设计的LDO为两级放大器结构,有利于简化补偿网络.所设计的LDO在低频时电源抑制比(PSR)为一69 dB,在lMHz处的电源抑制比为-19 dB.采用0.35 μm工艺流片,测试结果表明,该LDO可以为负载提供70 mA的电流.     

基于LDO稳压器的带隙基准电压源的设计

基准模块是LDO线性稳压器的核心部分,它是影响稳压器精度的关键因素之一。本文针对LDO线性稳压器对基准模块一方面有较高的精度要求,另一方面又有较低静态电流要求的矛盾设计了一款简单实用的电压基准电路。仿真结果表明该电路在-40~140℃的温度系数为7.7′10-6℃,低频时的电源抑制比可达-76dB,基准源电路的供电电压范围为2~4.5V。     

0.13μm BiCMOS低压差线性稳压器

设计了一种0.13μm BiCMOS低压差线性稳压器(LDO),包括BiCMOS误差放大器、带软启动的BiCMOS带隙基准源、"套筒式"共源-共栅补偿电路等。为了改善线性瞬态响应性能,在BiCMOS误差放大器的前级设置了动态电流偏置电路。由于所设计的BiCMOS带隙基准源对温度的敏感性较小,故能为LDO提供高精度的基准电压。对所设计的LDO进行了工艺流片。流片测试结果表明,该LDO可提供60 mA的输出电流且最小压差只有100 mV。测试同时验证了所设计LDO的负载和瞬态响应都得到改善:负载调整率为0.054 mV/mA,线性调整率为0.014%,而芯片面积约为0.094 mm2,因此特别适用于高精度、便携式片上电源系统。     

电源管理器件输出电压精度的分析

电源管理芯片的高精度电压输出，是电源管理技术的一个重要课题，以LDO稳压器为基础，详细分析了基准电压漂移、误差放大器电压漂移等影响电源电压输出精度的主要因素。     

A hybrid NMOS/PMOS capacitor-less low-dropout regulator with fast transient response for SoC applications

In this paper, a new architecture of a fully integrated low-dropout voltage regulator (LDO) is presented. It is composed of hybrid architecture of NMOS/PMOS power transistors to relax stability requirements and enhance the transient response of the system. The LDO is capable of producing a stable output voltage of 1.1 V from 1.3 V single supply with recovery settling time about 680 nsec. It can supply current from 10 µA to 100 mA consuming quiescent current of 20.5 µA and 95 µA, respectively. It supports load capacitance from 0 to 50 pF with phase margin that increases from 43° at low load (10 µA) to 74° at high load (100 mA) and power supply rejection ratio (PSRR) less than −20 dB up to 100 kHz. The proposed LDO is designed in 130 nm CMOS technology and occupies an area of 0.11 mm². Post layout simulations show better performance compared with other reported techniques.     

一种具有过温和短路保护的低压LDO设计

在分析各种低压LDO结构的基础上,设计了一款新型的基于0.18 μm CMOS工艺的LDO低压降线性电压调整器。该LDO电路采用了折叠低压带隙和折叠共源共栅结构的运放,采用密勒补偿以保证整体LDO的稳定性。具有很低的输入/输出电压差、超低的静态电流,良好的负载调整能力、线性调整能力和良好的电源抑制特性,此外,还具有过温保护和短路保护电路,保证电路的安全工作。该电路配以简单外部设备即可为各种电子产品提供灵活、高效、可靠的电源解决方案,大大降低了设计成本。     

一种高精度CMOS带隙基准电路的设计

采用ASMC0.35μm CMOS工艺设计了低功耗、高电源抑制比(PSRR)、低温漂、输出1V的带隙基准源电路。该设计中,偏置电压采用级联自偏置结构,运放的输出作为驱动的同时也作为自身电流源的驱动,实现了与绝对温度成正比(PTAT)温度补偿。通过对其进行仿真验证,当温度在-40～125℃和电源电压在1.6～5V时,输出基准电压具有3.68×10-6/℃的温度系数,Vref摆动小于0.094mV;在低频时具有-114.6dB的PSRR,其中在1kHz时为-109.3dB,在10kHz时为-90.72dB。