一种用于TOF激光雷达的多通道时数转换芯片设计

时间数字转换器(Time-to-Digital Converter,TDC)是一种将连续时间信号转换为数字信号输出的器件,是飞行时间(TOF)激光雷达中的关键部件.在利用计数器粗采样和多相位内插细采样的传统结构上,设计了一种基于相位内插的双级粗细结合型时间数字转换电路,并增加了双回波接收通路来接收多脉冲回波信号,在此基础上设计了一款17通道多路TDC系统芯片.芯片采用CMOS 0.11 μm工艺设计,版图面积为0.6 mm×3 mm.后仿真结果显示,在1.2 V电源下其功耗小于100 mW,单输入精度平均值为51.7 ps,动态范围为3.4 μm,且线性度良好.该TDC芯片适用于飞行时间脉冲激光雷达的信号计时.     

用于超快光计时的时间数字转换器

设计了一款基于延迟锁定环(DLL)和同步计数器结构的10位片上时间数字转换电路(TDC).采用两步层级设计方法,利用同步计数器进行粗量化输出6位二进制码,量化时钟周期的整数倍,再利用高性能差分DLL输出16路固定相移的时钟信号采样,精量化不足一个时钟周期的部分,输出4位温度计码.该结构可以提供较好的精度、动态范围以及转换速度,与传统的子门延时TDC相比,该结构TDC占用的芯片面积更少,转换速度更高,受工艺、电压及温度影响更少.仿真结果表明:该TDC具有LSB 62.5 ps和MSB 64 ns的动态范围,满足一般与时间相关的单光子计数需要.     

32通道高精度时间数字转换电路设计

介绍了一种在FPGA中基于Wave Union技术而实现的32通道高精度时间数字转换器(time-to-digital convertor,TDC)电路.利用加法器进位链的进位延迟,输入击中前沿产生wave union送到进位链-寄存器阵列结构中做多次测量,有效地细分了进位链中的超宽码(ultra-wide bins),提高了时间间隔测量精度.经过初步的时序仿真和硬件测试,验证结果表明该TDC电路基本满足设计要求.     

一种用于激光脉冲测距的恒比定时电路

在激光雷达接收电路中,采用固定阈值比较器得到激光脉冲返回时间时,不同峰值回波信号会产生时间漂移。在传统恒比定时(CFD)电路的基础上,提出了一种窄脉冲延时电路,以替代传统RC延时结构。引入了右半平面零点,在保持增益基本不变的情况下产生相位滞后,保证信号波形不变,从而降低时间漂移效应。该CFD电路基于0.18 μm CMOS工艺进行设计。仿真结果表明,在窄脉冲输入信号的上升和下降时间均为3 ns、总脉宽为16 ns时,输出信号的延时为2.05 ns。输入信号幅值范围为100~300 mV时,该CFD电路的输出上升沿翻转时间的漂移误差仅为73.6 ps。     

用工艺提高特性TDC成为黑马

新一代模拟电路在CMOS工艺不断发展、电源电压逐渐降低的情况下仍然能保持以往的特性,甚至能发挥的更高,因此,很多厂商都在开发新一代模拟电路。此类开发工作主要以基于时间的处理架构为中心。该架构中最引人注目的是TDC(时间数字转换器)电路(见表1)。该类电路不用电压,而是用与参考信号的时间差控制模拟信号,并将其结果转换成数字信号输出。     

基于FPGA 的移相时钟数字内插TDC电路设计与实现

为实现高精度航天设备时序信号的地面检测, 设计了一套基于现场可编程逻辑门阵列 (FPGA) 的专用地面 检测系统, 时间数字转换电路 (TDC) 是该系统的关键部件。该电路采用数字内插技术, 使用高频时钟直接计数进 行“粗”测保证检测系统量程, 再利用待测信号跳变沿锁存移相时钟电平状态进行“细”测提高测量精度。分析了测量误 差来源并提出了相应解决办法。实验结果表明, 该电路测量分辨率满足 0.2 ns 设计值, 重复性引起的测量不确定度小 于 0.1 ns。     

一种用于GFSK信号解调的自校准时间数字转换器

设计了一种用于解调GFSK信号的时间数字转换器(Time Digital Converter,TDC),该时间数字转换器主要由延时链、D触发器、延时校准电路等组成.TDC对中频信号进行采样,将信息从频率信号转换到二进制码.延时校准电路保证延时单元的延时准确.TDC采用TSMC 0.18μm CMOS工艺实现,版图面积为0.08mm2.仿真结果表明,TDC的最大微分非线性为0.07LSB,最大积分非线性为-0.17LSB,功耗0.9mW,最大抗频率失调范围为±350kHz.     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。     

红外光波长调制器

该实用新型由降压电路、整流滤波稳压电路,时间控制电路,开关电路及红外热辐射器构成、交流输入信号V_(0.1)经降压,整流滤波稳压电路后输出直流电压信号V_a,经时间控制电路后的输出信号V_b输入开关电路,该开关电路另有一中输入信号V_(02)是交流输入信号,其输出信号是外包络呈现周期性变化的交流电压调制信号,并加入红外热辐射器(中国专利号:96233846.X)(NO.76)     

具有快速锁定时间的ADPLL电路设计

快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz～35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.