一种可嵌入MCU的8位高速乘法器的设计

介绍了一种可嵌入微控制器的8位乘法器的设计.采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积.整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18 μm标准单元库,由Synopsys的DC进行逻辑综合.结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz.     

高速MAC单元的设计

本文介绍一个高性能的17位乘17位加40位的乘加单元(MAC)的设计，通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算，大幅度地提高了MAC单元的性能，在乘法器的设计中采用了改进的Booth编码技术，并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作，缩短了乘法器中关键路径的长度，最后利用HDL对设计进行描述，结合ASIC工艺库进行了综合以及资源和时延分析。     

32×32高速乘法器的设计与实现

设计并实现了一种32×32高速乘法器.本设计通过改进的基4 Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Vetilog HDL进行了结构级描述,用SIMC 0.18μm标准单元库进行逻辑综合.时间延迟为4.34 ns,系统时钟频率可达230 MHz.     

一种43位浮点乘法器的设计

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.     

基于优化电路的高性能乘法器设计

为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压下,仿真结果与Synopsys公司module compiler生成的乘法器相比,部分积产生电路速度提高34%,7∶3压缩器和其他压缩器的结合使用减少了约一级全加器的延时,整体乘法器速度提高约17.7%.     

16×16快速乘法器的设计与实现

为得到高性能的乘法器,本设计通过改进的Booth算法产生部分积,用一种Wallace树结构压缩部分积,并使用减少符号位填充和减少尾部0填充两种方法有效地减小了部分积压缩器的面积,最终通过超前进位加法器组得到乘积结果.采用SMIC0.18μm工艺库,由DC(DesignCompiler)综合,时间延迟可达到4.62ns,面积为23837μm2.     

32位高性能浮点乘法器芯片设计研究

介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL（寄存器传输级）描述,并在Quartus Ⅱ平台下完成了FPGA（现场可编程门阵列）仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0．18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

基于部分积优化的高速并行乘法器实现

提出了部分积产生与压缩单元的改进结构,通过对部分积产生算法进行优化,采用选择器结构来替换传统的与或门,提高了部分积电路的性能,并降低了该模块的面积与功耗.对压缩单元的优化提高了部分积压缩的速度.对16×16并行乘法器综合验证表明,改进的乘法器性能提高14.5%,面积减少7.1%,同时功耗下降17.2%.     

一种双精度浮点乘法器的设计

设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积，用阵列和树的混合结构实现对部分积的相加，同时，还采用了快速的四舍五入算法，以提高乘法器的性能。把设计的乘法器分为4级流水线，用FPGA进行了仿真验证，结果正确；并对FPGA实现的时序结果进行了分析。     

多载波中的实数FFT及其离散Hartley变换实现

在OFDM／DMT多载波调制中，FFT为实数FFT（Real—Valued FFT），输入全部为实数，变换后的输出为偶函数即具有一定的共轭特性。相应地，IFFT为实数FFT的逆过程。实数FFT的实现与复数FFT具有很大的不同，文中提出了一种基于离散Hartley变换的实现方法，运算过程全部为实数过程，与复数FFT相比，所需的乘法、加法运算以及RAN的开销均大幅度降低。     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

A self-testing 2-/spl mu/m CMOS chip set for FFT applications

A chip set for high-speed radix-2 fast Fourier transform (FFT) applications up to 512 points is described. The chip set comprises a (16+16)/spl times/(12+12)-bit complex number multiplier, and a 16-bit butterfly chip for data reordering, twiddle factor generation, and butterfly arithmetic. The chips have been implemented using a standard cell design methodology on a 2-/spl mu/m bulk CMOS process. Three chips implement a complex FFT butterfly with a throughput of 10 MHz, and are cascadable up to 512 points. The chips feature an offline self-testing capability.     

面向全同态加密的有限域FFT算法FPGA设计

大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个1624 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度。与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性。     

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

基于CORDIC算法的流水线型FFT处理器设计

首先分析了基二FFT算法的原理以及在FPGA上实现FFT处理器的硬件结构。其次详细研究了在FPGA上实现FFT的具体过程,利用CORDIC算法实现了旋转因子乘法器,解决了整体设计过程中主要面对的几个关键问题,最终利用Verilog编程实现了基二流水线型FFT处理器,利用MATLAB与MODELSIM结合仿真结果表明该设计满足FFT处理器的基本要求,在10 MHz的采样率下完成32点FFT只需要14.45μs,设计方法也简单易行,具有一定的推广价值。     

16点基4-FFT芯片设计技术研究

FFT算法是高速实时信号处理的关键算法之一,在很多领域有广泛应用。文中采用了基-4,按时间抽取FFT算法,完成了16点,32bit位长,定点复数FFT的设计。基-4蝶形单元中采用32位Booth算法乘法器,并使用3级流水线设计,并行的处理四路输入数据,极大地提高了FFT的处理速度。本设计划分为多个功能模块,全部采用Verilog HDL语言描述,并且通过仿真验证。     

基于FPGA的移位寄存器流水线结构FFT处理器设计与实现

设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。详细描述了具体设计的算法结构和各个模块的实现。设计采用Verilog HDL作为硬件描述语言,采用QuartusⅡ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。     

非2-基FFT的素因子算法研究

提出一种新的非2-基N点FFT的素因子算法.该方案与原素因子分解算法比较,实现了各个小点数DFT的同址顺序运算,并通过简单的地址模加运算得到顺序的输出,省去了多余的整序运算,是一种通用N点FFT算法.设计结构规整简单,利于硬件实现.以中国数字电视广播地面传输标准(DTMB)规定的3 780点FFT为例,结合WFTA算法和混合基算法,介绍了算法的具体设计与实现方案.