一种基于UVM的模块级可重用随机化验证平台构建方法

介绍了一种基于UVM验证方法学的SoC模块级验证平台的构建方法.该平台针对基于AMBA总线的AES硬件加速器IP的功能验证需求,采用面向对象的层次化建模方法,完成可重用AMBA通用验证化组件,参考模型以及验证事务级建模的随机化高功能覆盖率测试向量的可重用工作.该平台面向基于AMBA总线的SoC模块级验证领域实现可重用性.验证结果表明,基于随机化验证策略的验证平台在功能覆盖率收敛效率上提高了21.4%.     

利用RVM搭建可重用SOC验证平台

介绍了当前SOC验证领域的可重用性策略和RVM层次化验证平台的结构;以USB为例,给出了利用RVM搭建模块级验证平台的方法;阐述了如何使RVM验证平台重用于不同的IP核之间,以及如何把模块级验证平台重用到系统级验证平台上。     

基于EraSoC的模块级验证平台的设计

随着SoC规模的日益扩大,功能验证也日趋复杂,在模块级验证中尽早地找出设计中的逻辑错误,能大大节省时间和人力的开销。针对EraSoC芯片,搭建了一个模块级功能验证平台,采用事务级的验证策略,并综合运用了约束随机,断言和覆盖率驱动等多种验证方法。以CAN控制器的验证为例介绍了该平台的具体设计和使用。该验证平台极大地提高了验证效率和重用性,在EraSoC的验证中发挥了重要作用。平台的结构和方法具有通用性,可以为其他类似系统的验证提供借鉴。     

SoC基于可重用性的RVM层次化验证方法及应用

本文主要运用了可重用性和层次化的验证方法来建立模块化的高质量验证平台.通过将IP单元验证平台的模块部分甚至全部重用到SoC系统验证平台中,有效减少了构造验证平台的时间;通过层次化的验证方法的应用,有效提高了验证环境的执行效率;并以一个基于PWT架构的SoC系统为例从模块级,系统级两个方面应用了这种方法进行验证.     

基于UVM的MIPI DSI系统级可重用验证平台

针对移动产业处理器高速显示串行接口（MIPI DSI）,提出了一种基于通用验证方法学（UVM）的系统级可重用验证方法,并设计了相应的验证平台。该平台可重复利用性强,平台中设计的各种组件和测试激励在不同项目中均可重复利用或稍加修改即可利用,大大缩短了验证时间;从系统级上验证,而不是模块级,因此更加接近整体芯片的实际运行过程,能更好地发现设计上的错误;平台中设计的参考模型通过记分板可实时在线比较期望值和实际值,一旦不匹配,仿真立即停止并报告详细的错误信息,便于快速精准定位错误,缩短了调试的时间。实验结果表明,设计的系统级可重用验证平台能够有效验证MIPI,除一些冗余的信号和代码外,覆盖率达到100%。     

ALU模块的UVM验证

本文介绍了基于UVM验证方法学对CPU模块中的ALU运算单元模块的验证平台设计。该验证平台能够对ALU运算单元两级流水系统模块进行完整的功能验证,并且具有可控的复位验证,能够合理控制验证平台的激励输出和覆盖率收集。该验证平台具有良好的复用性和延展性,当CPU模块设计加以补充,更加完善的同时,也可以在验证平台上进行设计的扩充延展,大大提高了验证仿真的效率。     

基于UVM验证方法学的AES模块级验证

分析了基于System Verilog语言的UVM(Universal Verification Methodology)高级验证方法学,并使用该方法学对AES(Advanced Encryption Standard)模块进行了功能验证.验证结果表明,此验证平台能够实时监测覆盖率,控制验证进程,优化验证事务.该方法提高了验证的效率验和证平台的可重用性,较好地满足了芯片验证需要.     

通信系统中SystemC可重用验证平台的设计

文章以SystemC为验证语言的通信系统的可重用验证平台的设计思路,通过层次化设计,将验证平台划分为4个层次:用户层、配置管理层、总线功能模型层和待测设计层.介绍了各层接口的通信方式,着重介绍了用户层模块、算法模块、端口模块、激励产生模块、总线功能模块以及结果比较模块重用设计方法,依照此方法能快速高效地搭建可重用的验证平台.     

基于VMM的L2 Cache的验证平台的设计与实现

随着集成电路行业的不断发展,芯片设计规模空前增长,功能也越来越复杂,使得验证的难度和重要性日益增大。在此提出一种由System Verilog语言搭建的基于VMM的一种面向对象的验证平台。该验证平台主要使用覆盖率驱动的验证技术,并结合可约束随机测试和记分板技术,对一款多核处理器芯片中的L2 Cache进行功能验证。最后对验证平台的可重用性进行研究。实验结果表明,验证平台具有良好的激励生成机制,能够对L2 Cache模块的功能进行全面的验证;同时,验证平台经过少量更改就可以在基于标准的AXI接口的So C验证平台之间重用,极大地提高了验证效率,缩短了验证时间。     

基于ARM7TDMI的SoC的FPGA验证平台的设计

针对片上系统(SoC)开发周期较长和现场可编程门阵列(FPGA)可重用的特点,设计了基于ARM7TDMI处理器核的SoC的百万门级FPGA验证平台。介绍了怎样设计平台并利用该平台进行IP核验证、底层硬件驱动和实时操作系统及高层应用软件的验证。使用该平台能够基本验证SoC系统的设计,并加快SoC系统的开发。整个系统原理清晰,结构简单,扩展灵活、方便。     

基于事务的RVM随机向量产生器在SOC验证中的应用

在搭建层次化验证平台时,产生器是一个重要的模块,它能否根据需要产生随机向量直接关系到测试平台的可靠性.传统的激励产生方法由于是用人工生成的,效率低且性能也不令人满意,已经不能满足当前大规模芯片验证的需求.介绍了一种基于事务的随机向量产生器,它把基于事务的验证策略和随机向量产生器结合起来,通过产生受限的随机数据,提高了激励的覆盖率.与传统的向量产生方法相比,基于事务的随机向量产生器能够使验证平台更可靠,同时减轻了验证工程师的工作,加快了芯片上市的时间.     

一种GSM手机发射机数字模块的设计

设计了一种GSM射频芯片的锁相环式直接调制发射机的数字模块,完成了对基带数据的差分编码,高斯滤波,对信道码的处理,多级噪声整形,给锁相环提供分频比,并实现了对发射和接收信道的选择。通过Matlab建模仿真,完成对各个模块的结构设计,通过RTL级代码设计和编写相应的testbench进行功能验证,在Modelsim下进行仿真,实现了预定要求。在实践当中,通过了TSMC0.18μm的CMOS工艺,实现了CHRF06/GSM/E-GSMDCS/PCS射频芯片的发射数字部分的功能。     

Versatile High-Frequency Inverter Module for Large-Signal Inductive Loads Characterization Up to 1.5 MHz and 7 kW

This paper presents the challenges encountered and the solutions adopted during the construction of a versatile voltage-fed high-frequency series-resonant half-bridge inverter module. It is used in the large-signal power generator of an inductive load characterization test-bench operating from 1 kHz up to 1.5 MHz and up to 7-kW output power for a variety of loads. Square wave operation of the module is established slightly above resonance under zero voltage switching conditions. Output power is controlled by means of a variable dc bus while resonant conditions are fixed by means of two adjustable capacitor banks. The control of every test-bench block and the triggering waveform generation is performed digitally with a field programmable gate array. Two prototype modules have been designed, constructed and evaluated for operation in half-bridge and full-bridge configurations showing rugged and stable operation under hazardous conditions such as voltage transients as high as dv/dt = 50 kV/mus at 1 MHz during the characterization of domestic induction heating loads.     

WLAN SOC芯片BX501的FPGA验证平台设计与实现

系统芯片（SOC）设计是以模块复用和软硬件协同设计为基础，基于FPGA的验证平台是一种有效的验证途径。文章讨论了WLANSOC芯片BX501的验证平台的两种实现方案，介绍了采用Xilinx Virtex-Ⅱ系列FPGA的设计实现；同时对SOC设计的FPGA验证问题进行了分析和探讨。     

高性能Ed25519算法硬件架构设计与实现

针对签名验签速度难以满足特定应用领域需求的问题,该文设计了一种高性能Ed25519算法的硬件实现架构。采用宽度为2 bit的窗口法实现标量乘运算,减少了标量乘所需的总周期数;通过优化点加倍点操作步骤,提高了乘法器的硬件使用率;使用低计算复杂度的快速模约简实现模乘,提高了整体运算速度。为了使模L运算可复用标量乘中的快速模约简,该文提出一种基于Barrett约简的模L算法。通过优化解压过程中模幂操作过程,精简了步骤并使其可复用模乘。对所提架构做硬件实现,在TSMC的55 nm CMOS工艺下,面积为746×103等效门,最高频率360 MHz,每秒能够执行公钥生成9.06×104次、签名8.82×104次和验签3.99×104次。     

基于ASIC的直接数字频率合成器前端设计与实现

对基于ASIC设计流程的直接数字频率合成器(DDS)进行系统架构以及模块划分和算法分析;利用Verilog HDL进行RTL级功能仿真与测试平台的编写;完成模块中所有数字部分的设计、仿真,直至综合优化和时序分析的全过程.为满足高频率和低抖动的要求,需要反复综合,并充分考虑速度和面积等方面的影响;最后,对采用DDS实现数字调制进行了功能仿真与测试.     

总线监视器的设计

随着集成电路设计规模的不断增加，传统的验证方法学由于无法提供足够的能力来检查系统所有可能功能的正确性，已经不能满足SoC验证的需求。验证重用方法学是解决这一问题的有效途径。在SoC的验证过程中．利用总线监视器对片上总线上发生的事务进行实时监视，并将监视结果以机器可读的格式显示出来，从而可以帮助验证工程师有效地判断数据传输的正确性，达到验证单个模块和系统功能的目的。本文提出了一种SoC功能。验证平台中总线监视器的设计方法，并给出了具体的实现过程。