∑—Δ调制技术在频率合成中的应用

本文介绍了采用∑-Δ调制技术的小数分频PLL频率合成器，为了提高分频信号的质量和减少小数分频器的小数杂散，我们采用了高阶∑-Δ调制技术原理，本文还提出了采用这种原理的具体电路实现方式。     

基于Σ-Δ调制技术的小数分频锁相环的应用

介绍了基于Σ-Δ调制技术的小数分频的锁相环是怎样降低输出杂散的。正是因为基于Σ-Δ调制技术的小数分频与传统小数分频相比具有较低的输出杂散,应用前景广阔。通过实例分析说明在设计频率综合器时,采用小数分频替代整数分频,以达到改善相位噪声的目的。为了实现小步进,通常采用DDS+PLL,在对频率转换时间要求不高的情况,也可以用小数分频来替代。     

Σ-Δ调制小数分频器的设计

Σ-Δ调制小数分频器合成器是在数字锁相小数分频频率合成技术的基础上,运用现代数字技术对小数分频频率合成而引入的相位杂散进行有效的处理,克服了用传统方法处理而带来的结构复杂、调试困难及成本较高等诸多难点,从而在军用和民用上都得到了广泛的应用.Σ-Δ调制小数分频器是Σ-Δ调制小数分频合成器的关键电路,文中给出了Σ-Δ调制小数分频器详细的数字电路结构,对其工作原理、系统结构及系统工作模式作了详尽的分析,最后采用ASIC实现了Σ-Δ调制小数分频器.     

WCDMA无线直放站的Σ-Δ小数分频锁相环设计

根据WCDMA无线直放站锁相环的特点,结合Σ-Δ调制小数分频锁相环 噪声低、分辨率高、步进小的优点,给出了一种适用于WCDMA无线直放站的基于Σ-Δ调制小 数分频锁相环,并采用ADS工具对系统进行了仿真。仿真证明了基于Σ-Δ调制小数分频的WC DM A无线直放站锁相环模型的正确性,对WCDMA无线直放站锁相环设计有一定的指导意义。     

基于ADF4252实现的小数分频频率合成器

本文介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

基于FPGA的小数频率合成器的设计

小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。     

Σ-Δ调制技术在小数分频器中的应用

小数分频技术解决了锁相环频率合成器中鉴相频率和输出频率分辨率的矛盾。但一般的小数分频技术引入了严重的小数杂散问题。因为Δ-Σ调制技术对噪声具有整形的作用,把Σ-Δ调制技术应用在小数分频频率合成器中,与传统的PLL(锁相环)频率合成器相比具有明显的优越性,他可以提供很宽的频率范围、极高的频率分辨率、较低的单边带相位噪声以及良好的杂散性能。     

Σ-Δ调制器应用于小数分频锁相环的仿真

介绍了Σ-Δ调制器小数分频的原理及其在锁相环中的作用。该方法比传统小数分频方法具有低相噪、锁定时间快、频率分辨率高等优点。论述了Σ-Δ调制器在锁相环中应用,并且用Simulink进行了仿真,得到了非常好的分频结果。     

《电讯技术》专题资料《时间频率技术》题要（十四）

基于ADF4252实现的小数分频频率合成器（刘类骥,易娇） 介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

基于FPGA的小数频率合成器

文章介绍了采用∑△调制技术的小数频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,采用了三阶单环∑△调制技术.本文还提出了采用这种原理的具体电路实现方式.     

Σ-Δ调制器MASH 模型的结构寄生研究

Σ-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即Σ-Δ调制器的结构寄生。介绍了Σ-Δ调制器MASH模型的结构寄生,详细推导了1 阶、2 阶和3 阶MASH 模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能Σ-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。     

小数分频频率综合器研究

针对整数分频频率合成方法存在的局限性,提出了采用小数分频频率合成的方法,分析了小数分频频率合成的实现方法,并针对其中的Σ-△调制技术的各种实现结构进行了分析和仿真,比较了各种实现方法的优劣以及∑-△调制技术中各种结构的性能优劣.在此基础上,进行了整数分频和小数分频频率合成电路实验研究,实验结果验证了小数分频频率合成的优化性能.     

小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

采用快速锁定技术的Σ-ΔFractional-N PLL行为仿真

介绍了一种采用快速锁定技术的Σ-Δ调制的分数分频PLL频率合成器,以解决小数分频PLL中存在的相位噪声和带宽之间的矛盾:窄的带宽有利于提高相位噪声指标,而宽的带宽有利于快速锁定;并在具有便利的图形化界面的系统设计仿真工具—Simulink中设计和仿真了一应用于IEEE802.15.4标准[1]2.4GHz频段的Σ-ΔFractionalNPLL频率合成器.     

小数分频频率合成器的设计

采用Σ-Δ调制小数分频器设计的频率合成器与传统的PLL(锁相环)频率合成器相比具有明显的优越性,它可以提供宽的频率范围、极高的频率分辨率、低的单边带相位噪声以及良好的杂散性能.介绍了利用该技术实现的小数分频频率合成器的原理和设计,并给出了设计结果.     

一种LFSR加抖的三阶Σ-Δ调制器设计

基于一款小数频率合成器的设计要求,采用三阶MASH1-1-1结构设计了一种全数字三阶Σ-Δ调制器,并针对调制器输出的周期性难以消除的问题,在累加器的进位输入端口进行了LFSR加抖。使用MATLAB对三阶Σ-Δ调制器进行了仿真,结果表明,经过MASH1-1-1三阶Σ-Δ调制器整形后的量化噪声被推到频率高端,环路带宽内基本不存在小数分频产生的量化噪声,从而有效地提高了锁相环的性能。     

Σ-Δ调制频率合成器

分析了∑-△调制技术，并把该技术应用于小数分频合成器中，使小数分频误差能量频谱被整型而远离载频。     

低相噪高分辨率Σ-Δ调制小数分频频率合成器的研究

基于Σ-Δ调制小数分频频率合成器技术,采用MAXIM公司的Σ-Δ调制小数分频频率合成器MAX2150输出频率393.999MHz,实现了高分辨率(1kHz)、低相噪(<-103dBc/Hz@1kHz)、低杂散(<-60dBc),该频率合成器的性能指标达到了较高水平。     

Σ-△调制频率合成器

分析了 Σ-△调制技术 ,并把该技术应用于小数分频合成器中 ,使小数分频误差能量频谱被整型而远离载频     

一种改进的小数分频器设计方法

本文在分析整数和半整数分频以及双模前置小数分频原理的基础上,提出了一种改进的双模前置小数分频算法,并对改进算法的性能进行了分析.分析表明,采用改进算法进行任意小数分频器设计,可以在一个计数循环内达到相位平均偏差等于0,其相位抖动均方差也要远小于双模前置小数分频器,值得在实际应用中加以推广.