CAVLC Encoder Design for Real-Time Mobile Video Applications

This brief presents a new context-based adaptive variable length coding (CAVLC) architecture. The prototype is designed for the H.264/AVC baseline profile entropy coder. The proposed design offers area savings by reducing the size of the statistic buffer. The arithmetic table elimination technique further reduces the area. The split VLC tables simplify the process of bit-stream generation and also help in reducing some area. The proposed architecture is implemented on Xilinx Virtex II field-programmable gate array (2v3000fg676-4). Simulation result shows that the architecture is capable of processing common/quarter-common intermediate format frame sequences in real-time at a core speed of 50 MHz with 6.85-K logic gates.     

一种H2.624编码器的硬件实现方案

本文提出了一种H.264视频编码器的硬件实现方案,重点对整像素运动估计(IME)过程进行了设计,并进行了性能测试.     

FPGA Implementation of Integer Transform and Quantizer for H.264 Encoder

This paper deals with the process of Transformation and Quantization that is carried out on each inter-predicted residual block in a video encoding process and their reduced complexity hardware implementation. H.264/AVC utilizes 4 × 4 integer transform, which is derived from the 4 × 4 DCT. We propose, a reduced complexity algorithm and a pipelined structure for the Core forward integer transform module. A multiplier-less architecture is realized with less number of shifts and adds compared to existing works. The corresponding inverse transform is exactly reversible. Each of the transformed coefficients is quantized by a scalar quantizer. The quantization step size can be varied from macroblock to macroblock. The proposed unified pipelined architecture outperforms many recent implementations in terms of gate count and is capable of processing a 4 × 4 residual block in 4 clock cycles.

基于S3C2440的H．264软编解码器实现

H．264编解码器的软件实现是嵌入式应用领域的热门研究课题。在此介绍以S3C2440为硬件平台,在Linux开发环境下实现基于H．264的x264编码、ffmpeg解码以及ffplay解码播放的移植过程和方法。实验结果表明,在qcif分辨率下,可以获得近实时的解码和播放。最后针对视频流进行实时编解码和播放的要求,提出对编解码优化的方案。     

基于DSP平台H．264编码器的实现与优化

相对于以前其他的标准,H.264标准在分层编码、帧内/帧间预测编码、多帧参考、预测精度等技术方面做了巨大的改进。因此,在TMS320DM642平台上实现H.264基档次编码器的移植与优化显得格外实用和必要。基于对DSP平台的结构特性和H.264的计算复杂度分析,主要从以下3个方面对H.264编码器进行了优化:核心算法、数据传输和存储器/Cache使用。实验结果表明,对于CIF格式的视频序列,最优化后的H.264编码器能够达到每秒高于24帧的编码速度,满足了视频处理对于实时性的要求。     

H.264在手机电视中的应用

研究和分析了手机电视所采用的H.264解码器的计算复杂度及其在解码过程中所需的运算量,并设计出一种H.264低功耗运动补偿IP块.仿真结果表明,在手机电视中,使用0.18μm EML工艺生成的低功耗运动补偿IP块,采用数据并行可将其频率降到20MHz.而嵌入的DRAM帧缓冲器又减少了外部数据的输入输出,功耗可因此降低31%.本文所设计的H.264低功耗运动补偿IP块提高了压缩效率,加快了帧速率.     

VLSI Implementation of H.264 Video Decoder for Mobile Multimedia Application

In this letter, we present a design of a single chip video decoder called advanced mobile video ASIC (A‐MoVa) for mobile multimedia applications. This chip uses a mixed hardware/software architecture to improve both its performance and its flexibility. We designed the chip using a partition between the hardware and software blocks, and developed the architecture of an H.264 decoder based on the system‐on‐a‐chip (SoC) platform. This chip contains 290,000 logic gates, 670,000 memory gates, and its size is 7.5 mm×7.5 mm (using 0.25 micron 4‐layers metal CMOS technology).     

H．264视频编码器在TM1300上的实现与优化

文章介绍了ITU-TH.264编码算法原理和TM1300定点DSP芯片。针对该芯片的硬件结构特点,设计了一套运行于TM1300之上的实时视频信号采集、视频编码、视频输出系统的可行方案。讨论了H.264实时视频编码器在TM1300上定点实现的关键技术和难点问题,详细论述了H.264编码算法的代码优化技术。     

基于TMS320DM6446的H.264编码器的设计与优化

2003年发布的H.264视频压缩编码标准在一定程度上解决了要在尽可能低的码率下获得尽可能好的图像质量这一问题。在相同的重建图像质量下,H.264能够比H.263节约50%左右的比特率,此外H.264还增强了其对网络的适应性,差错的恢复能力,     

一种H.264高清编码器的实现

介绍了一种H.264高清编码器的方案,描述了系统实现框图、主要芯片的特性,以及控制选单的主要功能.该产品可广泛应用于数字视频广播和IPTV系统.     

H.264硬件编码器设计

介绍了H．264硬件编码器的发展状况及设计要点,分析比较了两种不同设计思路的实现架构特点,引入了多核编码器设计的概念,提出了两级指令发射概念,实现了模块多模式可配置操作。     

基于TMS320C6416芯片的H.264编码器设计和实现

描述了基于TMS320C6416 DSP平台的H.264编码器的设计和实时实现.在提出该编码器实时实现中的关键问题之后,介绍了该编码器的硬件平台和所采用的多种代码移植和优化方法.试验结果表明:该编码器在保持很高的图像质量和压缩效率的同时极大地提高了运行速度,可以应用于实时应用场合.     

H.264/AVC基本档次编码器时域可伸缩编码的实现

提出一种在H.264/AVC基本档次编码器中实现时域可伸缩编码的方案,该方案通过H.264/AVC标准所提供的多参考帧和内存管理控制操作机制来实现。对于现有的H.264/AVC解码器,不需任何修改,即可直接解码由本方案生成的时域可伸缩码流。     

H.264视频编码标准及其在移动通信中的应用

H．264是ITU-T的视频编码专家组(VCEG)和ISO／IEC的活动图像专家组(MPEG)联合制定的视频编码新标准，其目的是为了获得很好的图像压缩效果并能适应不同的网络环境。从编码效率和网络适应性方面讨论了H．264中所采用的新技术，最后介绍了它在移动通信中的应用。     

基于BSP-16的H.264熵编码器的实现

为提高在DSP上实现的H．264编码器效率，利用Equator BSP-16处理器特有的协处理器（VLx），提出了一种并行处理熵编码（CAVLC）的方法，最终实现了CIF格式视频的实时编码。实验数据表明，该方法提高了编码器的效率，达到了较好的效果。     

基于H.264的码率控制算法研究与改进

码率控制作为H.264中的关键技术,在参考软件Joint Model(JM)中已给出其算法.由于JM算法采用线性模型预测MAD,运算量较大且存在一定的误差,为此提出了新的加权预测模型,同时在原算法基础上增加了宏块层码率控制策略.仿真结果显示,采用改进算法的H.264编码器在取得更低比特率的同时还有效提高了PSNR.     

基于Intel指令集的H.264编码器优化

首先简要介绍Intel指令集的主要特点,接着重点阐述利用Intel指令集对自行设计开发的H.264编码器进行优化的方法,主要优化模块包括SAD(Sum of Absolute Difference)、整数变换及反变换、SATD(Sum of Absolute Transformed Difference)、亚像素内插等,实验表明,该方法可以较大程度提高编码器编码速度,当QP=24时,对3种不同类型CIF序列的编码帧率平均提高46.67%.     

H.264网络视频编码优化技术研究

在CDMA1x无线视频传输系统的基础上,使用Intel SSE2技术对H.264编码中的SATD(SAD)计算、亚像素内插、整数变换和量化等复杂耗时模块进行了优化,使编码器的编码速度得到显著提高.     

H.264编码器中Intra-Buffer的硬件设计

提出了高性能的Intra-Buffer的硬件设计方案,引入了仲裁机制,提高了编码器运行的速度,并且在FPGA上实现了硬件设计方案.     

H.264/AVC视频编码器在DM642平台上的实现与优化

文章介绍了H．264视频压缩标准的原理和DM642数字信号处理器的结构，并在该平台上实现了H．264视频编码器。对H．264标准中的几个主要模块进行了理论分析，并结合该数字信号处理器的特点对程序进行了优化．有效降低了整个编码器的运行时间。实验结果表明文章实现的视频编码器在性能和效率方面都达到了良好的效果。