一种用于电流舵DAC的SDR校正技术

提出了一种基于电流舵DAC的SDR校正技术。首先采用拆分电流源的方法,增加了待校正电流源的个数。然后采用动态组合的方式,减小了电流源的失配误差,提高了DAC的静态与动态性能。与DMM校正技术相比,该SDR校正技术具有更小的残余误差、更好的静态与动态性能。采用40 nm CMOS工艺实现了一种14位200 MS/s的电流舵DAC,并进行了仿真。结果表明,通过数字校正,该DAC的INL与DNL分别从1.5 LSB和0.5 LSB降低到0.33 LSB和0.25 LSB,SFDR在整个Nyquist带宽内均大于70 dB。     

一种应用于14 bit 200 MS/s电流舵型DAC的数字校准技术

电流舵型数模转换器(DAC)广泛应用于通信系统。采用电流分叉结构的电流舵型DAC可以极大地减小电流源阵列的面积。提出一种可以应用于采用电流分叉结构的电流舵型DAC的数字校准技术。提出的后台校准技术可以同时消除高位电流源阵列和低位电流源阵列的失配误差。基于0.18μm CMOS工艺,设计并流片了一款14bit 200MS/s电流舵型DAC,经过数字校准后,无杂散动态范围(SFDR)能够提高至少24dB。在时钟频率为200MS/s,输出信号为2MHz时,SFDR能够达到80dB以上。芯片面积为1.26mm2,功耗为125mW。     

一种应用于14 bit 200 MS/s电流舵型DAC的数字校准技术北大核心CSCD

电流舵型数模转换器(DAC)广泛应用于通信系统。采用电流分叉结构的电流舵型DAC可以极大地减小电流源阵列的面积。提出一种可以应用于采用电流分叉结构的电流舵型DAC的数字校准技术。提出的后台校准技术可以同时消除高位电流源阵列和低位电流源阵列的失配误差。基于0.18μm CMOS工艺,设计并流片了一款14bit 200MS/s电流舵型DAC,经过数字校准后,无杂散动态范围(SFDR)能够提高至少24dB。在时钟频率为200MS/s,输出信号为2MHz时,SFDR能够达到80dB以上。芯片面积为1.26mm2,功耗为125mW。     

基于QN旋转布局的10位500 MS/s分段电流舵DAC

针对分段电流舵数/模转换器（Digital-to-Analog Converter，DAC），通过理论分析和推导，研究电流源阵列系统失配误差和寄生效应对非线性的影响，采用电流源阵列Q^N旋转游走版图布局方案，能够减小电流源系统失配的一次误差，而且版图布线简单，由寄生效应引起的电流源失配较小，利于DAC非线性的优化.基于0.18μm CMOS，采用"6+4"的分段结构，设计了一种10位500MS/s分段电流舵DAC，流片测试结果表明，在输入频率为1.465MHz，采样速率为500MS/s的条件下，无杂散动态范围（Spurious Free Dynamic Range，SFDR）为64.9dB，有效位数（Effective Number of Bits，ENOB）为8.8 bit，微分非线性误差（Differential Non-linearity，DNL）和积分非线性误差（Integral Non-linearity，INL）分别为0.77LSB和1.12LSB.     

一种13.22 fJ 12位 200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用“6+3+3”的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25 ℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。     

一种CMOS视频D/A转换器的设计与应用

提出了一种10位200 MHz CMOS电流舵视频D/A转换器(DAC)实现电路。权衡线性度、功耗、面积以及弱化毛刺等因素,该DAC的高6位采用单位译码矩阵,低4位采用二进制加权阵列。采用新型开关策略,进一步提高单位译码矩阵的线性度;设计带平滑电路的电流源与差分开关电路,以提高动态性能。整个芯片采用新加坡特许半导体公司3.3 V工作电压、0.35μm2P2M CMOS工艺制造。DAC的面积为1.26 mm×0.78 mm,其积分非线性误差和微分非线性误差均小于±0.2 LSB。     

12位80MHz采样率具有梯度误差补偿的CMOS电流舵D/A转换器实现

提出了一种12位80MHz采样率具有梯度误差补偿的电流舵D/A转换器实现电路.12位DAC采用分段式结构,其中高8位采用单位电流源温度计码DAC结构,低4位采用二进制加权电流源DAC结构,该电路中所给出的层次式对称开关序列可以较好地补偿梯度误差.该D/A转换器采用台湾UMC 2层多晶硅、2层金属(2P2M)5V电源电压、0.5μm CMOS工艺生产制造,其积分非线性误差小于±0.9LSB,微分非线性误差小于±0.6LSB,芯片面积为1.27mm×0.96mm,当采样率为50MHz时,功耗为91.6mW.     

Nyquist电流型7位20MHz采样率CMOS数模转换器

介绍了一种高速7位DAC的设计及芯片测试结果,该DAC选取高5位单位电流源,低2位二进制电流源的分段结构。考虑了电流源匹配、毛刺降低以及版图中误差补偿等方面的问题来优化电路。流片采用0.35μmChartered双层多晶四层金属工艺,测试结果表明在20 MH z的采样频率下,微分非线性度和积分非线性度分别小于±0.2 LSB和±0.35 LSB。该DAC的满幅建立时间是20 ns,芯片面积为0.17 mm×0.23 mm。电源电压为3.3 V,功耗为3 mW。     

基于制作离散性对策的高性能CMOS DAC

基于CMOS器件的离散性机理及误差消除对策,研究了高速、高精度嵌入式CMOS数/模转换器(DAC)IP核的设计与实现.采用行、列独立译码的二次中心对称电流源矩阵结构,优化了电流源开关电路结构与开关次序;利用Cadence的Skill语言独立开发电流源矩阵的版图排序和布线方法.在0.6μm N阱CMOS工艺平台下,12-bit DAC的微分线性误差和积分线性误差分别为1LSB和1.5LSB,在采样率为150MHz、工作电源为3.3V时的平均功耗为140mW.流片一次成功,主要性能指标满足设计要求.     

一种带电流源校准的16bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。     

A 10-b 125-MHz CMOS digital-to-analog converter (DAC) withthreshold-voltage compensated current sources

This paper describes a 10-b high-speed COMS DAC fabricated by 0.8-μm double-poly double-metal CMOS technology. In the DAC, a new current source called the threshold-voltage compensated current source is used in the two-stage current array to reduce the linearity error caused by inevitable current variations of the current sources. In the two-stage weighted current array, only 32 master and 32 slave unit current sources are required. Thus silicon area and stray capacitance can be reduced significantly. Experimental results show that a conversion rate of 125 MHz is achievable with differential and integral linearity errors of 0.21 LSB and 0.23 LSB, respectively. The power consumption is 150 mW for a single 5-V power supply. The rise/fall time is 3 ns and the full-scale settling time to ±1/2 LSB is within 8 ns. The chip area is 1.8 mm×1.0 mm     

10比特200Msps电流舵DAC的设计

实现了一款10比特200Msps采样速度的数模转换器。该数模转换器采用了8+2的分段结构,高8位比特使用温度码设计。文中详细分析了CMOS工艺下匹配问题,采取一定措施提高匹配性。该数模转换器采用3.3V供电电压,摆幅为2Vpp,提高了系统的抗干扰能力。在200Msps采样率下,后仿真结果可达到INL小于0.34LSB,DNL小于0.05LSB,有效比特数为9.9,SNDR达到61.7dB,SFDR为75.3dB。该DAC采用SMIC180nm CMOS工艺设计,整体面积为800*800μm2。     

A 10-bit 200-MHz CMOS video DAC for HDTV applications

This paper describes a 10-bit 200-MHz CMOS current steering digital-to-analog converter (DAC) for HDTV applications. The proposed 10-bit DAC is composed of a unit decoded matrix for 6 MSBs and a binary weighted array for 4 LSB’s, considering linearity, power consumption, routing area, and glitch energy. A new switching scheme for the unit decoded matrix is developed to improve linearity further. Cascade current sources and differential switches with deglitch latch improve dynamic performance. The measured differential nonlinearity (DNL) and integral nonlinearity (INL) are 0.3 LSB and 0.2 LSB, respectively. The converter achieves a spurious-free dynamic range (SFDR) of above 55 dB over a100-MHz bandwidth and low glitch energy of 1.5 pVs. The circuit is fabricated in a 0.25 μm CMOS process and occupies 0.91 mm². When operating at 200 M Sample/s, it dissipates 82 mW from a 3.3 V power supply.     

一种用于高精度D/A转换器的数字校准技术

介绍了一种用于400MSPS16位高精度电流舵D/A转换器的数字静态校准技术。该校准技术利用地址产生器、钟控比较器、SAR寄存器和校准DAC,构成逐次逼近式校准环路。利用该校准环路,可以自动完成高7位电流源阵列单元的校准,从而极大地提高电流源的匹配性。采用该校准技术的16位电流舵D/A转换器的DNL大于±0.5LSB,达到了真正的16位精度。     

A Heterogeneous 16-Bit DAC Using a Replica Compensation

A highly monotonic very low power 16-bit 2-MS/s digital-to-analog converter (DAC) for high-resolution control loop systems is proposed and demonstrated. Replica compensation is used in improving the monotonicity of a heterogeneous DAC composed of a coarse current steering DAC and a fine resistor-ladder DAC. A complete DAC, including an on-chip bandgap reference and an output buffer, consumes only 0.6 mA with a 2.7-V supply. The 2.19-mm $^{2}$ DAC with 10-I/O bonding pads implemented in 0.18- $mu$m Bi-CMOS process achieves ${pm} 0.8$ least significant bit (LSB) differential nonlinearity, ${pm} 4$ LSB integral nonlinearity, and ${pm} $ 3-mV offset error at 2-MS/s sample rate.      

BiCMOS current cell and switch for digital-to-analog converters

A BiCMOS current cell and current switch used in a current steering DAC are proposed. The BiCMOS self-calibrated current cell offers higher output resistance and smaller minimum voltage and shows up to a factor of 2 improvement in accuracy in simulations. The BiCMOS current switch has no base current error and achieves close to a factor of 2 improvement in simulated switching speed when compared to a MOS switch     

一种电流自校准14位、50Msample/s CMOS DAC

文章介绍一种14位、50Msample/s的电流驱动型CMOS DAC.该电路的核心由31个温度计编码的高5位电流源、15个温度计编码的中间4位电流源和5个二进制编码的低5位电流源构成.为了达到更高的静态线性度,一种新颖的电流自校准技术被提出,用来对最高5位的电流源进行自校准.这种自校准完全是在后台操作的,并不需要一个替代电流源去替代正在被校准的那一路电流源.该芯片采用0.25μm标准CMOS工艺制造,芯片面积为3.54mm².测试结果显示芯片的静态分辨率达到12位.     

用于触摸屏控制电路的低功耗模数转换器设计

为了降低触摸屏控制电路的功耗,本文提出了一种低功耗逐次逼近型模数转换器(SAR ADC)。对该SAR ADC所采用的电容阵列数模转换器(DAC)、比较器和逐次逼近寄存器等进行了研究与设计。首先,基于两级并串耦合电容设计电容阵列DAC结构,并设计配套的参考电平转换方案。接着,设计两级全动态比较器,并分析比较器的工作原理。然后,基于动态逻辑设计低功耗低误码逐次逼近寄存器。最后,基于180nm CMOS工艺,在1V电源电压,200kHz采样频率和96.243kHz输入频率条件下对SAR ADC进行了仿真。仿真结果表明:积分非线性误差(INL)和微分非线性误差(DNL)分别为0.222/-0.203LSB和0.231/-0.184LSB,无杂散动态范围(SFDR)为76.56dB,信噪失真比(SNDR)为61.50dB,有效位(ENOB)为9.92位,功耗为0.464μW,品质因素(FOM)值为2.4fJ/Conv.-step。本文设计的低功耗SAR ADC满足触摸屏控制电路应用要求。